s6d0118 c program test r g b white grp
標(biāo)簽： s6d0118 program white test
上傳時間： 2016-08-23
上傳用戶：zhliu007
lab1——FPGA這個文件中體統(tǒng)了如何如何使用verilog Hdl以及如何使其在FPGA開發(fā)板上實現(xiàn)
標(biāo)簽： FPGA verilog lab1 Hdl
上傳時間： 2014-10-29
上傳用戶：stella2015
這個文件中提供了 verilog hdl 的在ultra edit32中編程所需要的語法
標(biāo)簽： verilog ultra edit hdl
上傳時間： 2013-12-04
上傳用戶：R50974
這個文件中使用verilog hdl簡單的利用基本運算實現(xiàn)了微型的cpu設(shè)計開發(fā)過程
標(biāo)簽： verilog hdl cpu 運算
上傳時間： 2016-08-24
上傳用戶：hgy9473
BCD編碼的Verilog HDL程序，能夠?qū)崿F(xiàn)BCD編碼與卷積碼。
標(biāo)簽： Verilog BCD HDL 編碼
上傳時間： 2014-02-18
上傳用戶：yyq123456789
使用Verilog HDL 實現(xiàn)AES硬體加解密
標(biāo)簽： Verilog HDL AES 加解密
上傳時間： 2016-08-25
上傳用戶：gdgzhym
用verilog HDL產(chǎn)生正弦階梯波。加da即可輸出正弦波
標(biāo)簽： verilog HDL 正弦 輸出
上傳時間： 2014-01-17
上傳用戶：wkchong
基于Verilog HDL的異步FIFO設(shè)計與實現(xiàn)
標(biāo)簽： Verilog FIFO HDL
上傳時間： 2013-12-19
上傳用戶：a3318966
verilog HDL語言編寫的數(shù)字秒表，仿真已經(jīng)通過，可供參考
標(biāo)簽： verilog HDL 語言 編寫
上傳用戶：chfanjiang
該系統(tǒng)采用了B/S結(jié)構(gòu)模式，利用JSP技術(shù)，采用開源框架Struts，使用連接池技術(shù)通過JDBC訪問數(shù)據(jù)庫。特別在登錄安全問題，借助Web服務(wù)器Session對象，綜合運用數(shù)據(jù)加密技術(shù)與圖片驗證碼技術(shù)，增強Web用戶登錄安全策略。
標(biāo)簽： 模式
上傳時間： 2013-12-23
上傳用戶：aa54
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