同步FIFO功能，verilog語言描述，通過了MODELsim 6.0 仿真，Quartue綜合
標簽： FIFO
上傳時間： 2014-12-03
上傳用戶：wangdean1101
一種新的FIFO實現方法,verilog描述，通過MODELsim 6.0 仿真，Quartue綜合
標簽： verilog FIFO 實現方法
上傳時間： 2015-11-20
上傳用戶：qq1604324866
Circular_Buffer，流水線型多位緩存器，verilog語言描述。通過MODELsim 6。0仿真，quartus 綜合通過。
標簽： Circular_Buffer
上傳時間： 2014-01-25
上傳用戶：cuibaigao
full adder設計代碼，verilog 語言描述，通過MODELsim 仿真，quartus綜合
標簽： adder full 代碼
上傳用戶：標點符號
本文：采用了FPGA方法來模擬高動態(Global Position System GPS)信號源中的C／A碼產生器。C／A碼在GPS中實現分址、衛星信號粗捕和精碼(P碼)引導捕獲起著重要的作用，通過硬件描述語言VERILOG在ISE中實現電路生成，采用MODELsim、SYNPLIFY工具分別進行仿真和綜合。
標簽： GPS Position Global System
上傳時間： 2015-12-01
上傳用戶：李彥東
目 錄 第 一 節ispDesignEXPERT 簡 介 第 二 節ispDesignEXPERT System 的 原 理 圖 輸 入 第 三 節設 計 的 編 譯 與 仿 真 第 四 節ABEL 語 言 和 原 理 圖 混 合 輸 入 第 五 節ispDesignEXPERT System 中 VHDL 和Verilog 語 言 的 設 計 方 法 第 六 節 在 系 統 編 程 的 操 作 方 法 第 七 節MODELsim 的 使 用 方 法 附 錄 一ispDesignEXPERT System 上 機 實 習 題 附 錄 二ispDesignEXPERT System 文 件 后 綴 及 其 含 義
標簽： ispDesignEXPERT System
上傳時間： 2015-12-03
上傳用戶：zuozuo1215
如題，MODELsim se 6.2的破解方法說明，pdf版本，很好用。
標簽：
上傳時間： 2013-12-22
上傳用戶：日光微瀾
DSP Builder設計初步,介紹Matlab/DSP Builder及其設計流程，正弦信號發生器完整的設計過程，以及使用Matlab、quartusII\MODELsim詳細的仿真過程。
標簽： Builder DSP Matlab 設計流程
上傳時間： 2013-12-24
上傳用戶：nanfeicui
本程序對如何使用altera系列芯片片上ram進行實例演示，采用Verilog HDL語言編寫，并使用MODELsim與quartus聯合進行功能仿真。本原碼是紅色邏輯開發板的試驗程序，值得一看。
標簽： altera ram 程序 如何使用
上傳時間： 2016-01-17
上傳用戶：鳳臨西北
本系統使用VHDL語言進行設計，采用自上向下的設計方法。目標器件選用Xilinx公司的FPGA器件，并利用Xilinx ISE 7.1 進行VHDL程序的編譯與綜合，然后用MODELsim Xilinx Edition 6.1進行功能仿真和時序仿真。
標簽： VHDL 語言
上傳時間： 2016-01-21
上傳用戶：541657925
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