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MODELsim

Mentor公司的MODELsim是業(yè)界最優(yōu)秀的HDL語(yǔ)言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺(tái)無(wú)關(guān)，便于保護(hù)IP核，個(gè)性化的圖形界面和用戶接口，為用戶加快調(diào)錯(cuò)提供強(qiáng)有力的手段，是FPGA/ASIC設(shè)計(jì)的首選仿真軟件。

  • 基于FPGA 的方向?yàn)V波器指紋圖像增強(qiáng)算法實(shí)現(xiàn)

    設(shè)計(jì)了一種基于FPGA純硬件方式實(shí)現(xiàn)方向?yàn)V波的指紋圖像增強(qiáng)算法。設(shè)計(jì)采用寄存器傳輸級(jí)（RTL）硬件描述語(yǔ)言（Verilog HDL），利用時(shí)分復(fù)用和流水線處理等技術(shù)，完成了方向?yàn)V波指紋圖像增強(qiáng)算法在FPGA上的實(shí)現(xiàn)。整個(gè)系統(tǒng)通過(guò)了MODELsim的仿真驗(yàn)證并在Terasic公司的DE2平臺(tái)上完成了硬件測(cè)試。設(shè)計(jì)共消耗了3716個(gè)邏輯單元，最高處理速度可達(dá)92.93MHz。以50MHz頻率工作時(shí)，可在0.5s以內(nèi)完成一幅256×256指紋圖像的增強(qiáng)處理。

    標(biāo)簽： FPGA 方向 指紋 圖像增強(qiáng)算法

    上傳時(shí)間： 2013-10-12

    上傳用戶：攏共湖塘

  • 突發(fā)OFDM接收機(jī)同步算法研究與實(shí)現(xiàn)

    根據(jù)突發(fā)OFDM系統(tǒng)的特點(diǎn)，提出了一種具有實(shí)用價(jià)值的OFDM幀同步方法。在經(jīng)典SC算法的基礎(chǔ)上，提出了改進(jìn)型SC算法和基于時(shí)域PN序列的改進(jìn)型SC算法。對(duì)這兩種算法進(jìn)行了仿真對(duì)比，仿真結(jié)果表明基于時(shí)域PN序列的SC算法能夠?qū)崿F(xiàn)突發(fā)幀的精同步，而改進(jìn)型SC算法只能實(shí)現(xiàn)粗同步。但是改進(jìn)型SC算法更適合FPGA實(shí)現(xiàn)，采用Verilog HDL語(yǔ)言，在Quartus II上完成開發(fā)，同時(shí)給出了其在MODELsim 6.5b下的仿真結(jié)果，結(jié)果表明，方案是完全可行的。

    標(biāo)簽： OFDM 接收機(jī) 同步算法

    上傳時(shí)間： 2013-11-12

    上傳用戶：yulg

  • U盤SoC的設(shè)計(jì)與實(shí)現(xiàn)

    設(shè)計(jì)和實(shí)現(xiàn)了U盤SoC。本系統(tǒng)包括USB CORE和已驗(yàn)證過(guò)的CPU核、Nandflash、UDC_Control等模塊，模塊間通過(guò)總線進(jìn)行通信。其中USB CORE為本文設(shè)計(jì)的重點(diǎn)，用Verilog HDL語(yǔ)言實(shí)現(xiàn)，同時(shí)并為此設(shè)計(jì)搭建了功能完備的MODELsim仿真環(huán)境，進(jìn)行了仿真驗(yàn)證。

    標(biāo)簽： SoC U盤

    上傳時(shí)間： 2013-11-12

    上傳用戶：lgnf

  • 基于SOPC的觸控屏控制器IP核設(shè)計(jì)

    介紹一款基于SOPC的TFT-LCD觸控屏控制器IP核的設(shè)計(jì)與實(shí)現(xiàn)。采用Verilog HDL作控制器的模塊設(shè)計(jì)，并用MODELsim仿真測(cè)試，驗(yàn)證其正確性；利用嵌入式SOPC開發(fā)工具，在開發(fā)板上完成觸控屏顯示驅(qū)動(dòng)及其控制模塊的系統(tǒng)設(shè)計(jì)，給出系統(tǒng)硬、軟件設(shè)計(jì)，實(shí)現(xiàn)TFT-LCD觸控屏彩條顯示。這款觸控屏控制器IP核具備較強(qiáng)的通用性和兼容性，具有一定的使用范圍和應(yīng)用價(jià)值。

    標(biāo)簽： SOPC IP核 觸控屏控制器

    上傳時(shí)間： 2013-12-24

    上傳用戶：sdq_123

  • 通過(guò)文件讀寫方式實(shí)現(xiàn)Matlab和MODELsim的聯(lián)合仿真

    在FPGA進(jìn)行算法驗(yàn)證的時(shí)候，經(jīng)常需要輸入仿真數(shù)據(jù)，這些數(shù)據(jù)可以用FPGA產(chǎn)生，但是如果數(shù)據(jù)產(chǎn)生過(guò)程很復(fù)雜的話，需要耗費(fèi)很大的精力，并且產(chǎn)生的數(shù)據(jù)的準(zhǔn)確性也不能保證。

    標(biāo)簽： MODELsim Matlab 讀寫 方式

    上傳時(shí)間： 2013-10-10

    上傳用戶：liujinzhao

  • MODELsim_10.1_破解

    MODELsim破解

    標(biāo)簽： MODELsim 10.1 破解

    上傳時(shí)間： 2014-12-31

    上傳用戶：hzy5825468

  • 如何仿真IP核(建立MODELsim仿真庫(kù)完整解析)

    　　IP核生成文件：（Xilinx/Altera 同） 　　IP核生成器生成 ip 后有兩個(gè)文件對(duì)我們比較有用，假設(shè)生成了一個(gè) asyn_fifo 的核，則asyn_fifo.veo 給出了例化該核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是該核的行為模型，主要調(diào)用了 xilinx 行為模型庫(kù)的模塊，仿真時(shí)該文件也要加入工程。（在 ISE中點(diǎn)中該核，在對(duì)應(yīng)的 processes 窗口中運(yùn)行“ View Verilog Functional Model ”即可查看該 .v 文件）。如下圖所示。

    標(biāo)簽： MODELsim 仿真 IP核 仿真庫(kù)

    上傳時(shí)間： 2013-10-20

    上傳用戶：lingfei

  • Altera MODELsim學(xué)習(xí)筆記

    　　我近期計(jì)劃陸續(xù)整理出以下幾個(gè)方面的學(xué)習(xí)筆記：初學(xué) MODELsimSE 時(shí)被迷糊了幾天的若干概念；在 MODELsimSE 中添加 ALTERA 仿真庫(kù)的詳細(xì)步驟；用 MODELsimSE 進(jìn)行功能仿真和時(shí)序仿真的方法（ALTERA 篇）；MODELsimSE 中常用到的幾個(gè)命令及 DO文件的學(xué)習(xí)筆記；近來(lái)學(xué)到的幾招 TestBench 的技巧

    標(biāo)簽： MODELsim Altera

    上傳時(shí)間： 2013-11-05

    上傳用戶：lou45566

  • MODELsim_10.1_破解

    MODELsim破解

    標(biāo)簽： MODELsim 10.1 破解

    上傳時(shí)間： 2013-10-27

    上傳用戶：familiarsmile

  • 基于FPGA的多軸控制器設(shè)計(jì)

    介紹了一種基于FPGA的多軸控制器，控制器主要由ARM7（LPC2214）和FPGA（EP2C5T144C8）及其外圍電路組成，用于同時(shí)控制多路電機(jī)的運(yùn)動(dòng)。利用Verilog HDL 硬件描述語(yǔ)言在FPGA中實(shí)現(xiàn)了電機(jī)控制邏輯，主要包括脈沖控制信號(hào)產(chǎn)生、加減速控制、編碼器反饋信號(hào)的辨向和細(xì)分、絕對(duì)位移記錄、限位信號(hào)保護(hù)邏輯等。論文中給出了FPGA內(nèi)部一些核心邏輯單元的實(shí)現(xiàn)，并利用Quartus Ⅱ、MODELsim SE軟件對(duì)關(guān)鍵邏輯及時(shí)序進(jìn)行了仿真。實(shí)際使用表明該控制器可以很好控制多軸電機(jī)的運(yùn)動(dòng)，并且能夠?qū)崿F(xiàn)高精度地位置控制。

    標(biāo)簽： FPGA 多軸控制器

    上傳時(shí)間： 2013-10-13

    上傳用戶：lchjng

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