IP核生成文件：（Xilinx/Altera 同）
IP核生成器生成 ip 后有兩個(gè)文件對(duì)我們比較有用，假設(shè)生成了一個(gè) asyn_fifo 的核，則asyn_fifo.veo 給出了例化該核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是該核的行為模型，主要調(diào)用了 xilinx 行為模型庫(kù)的模塊，仿真時(shí)該文件也要加入工程。（在 ISE中點(diǎn)中該核，在對(duì)應(yīng)的 processes 窗口中運(yùn)行“ View Verilog Functional Model ”即可查看該 .v 文件）。如下圖所示。
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上傳時(shí)間： 2013-10-20
上傳用戶：lingfei
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上傳時(shí)間： 2013-11-02
上傳用戶：誰(shuí)偷了我的麥兜
資源簡(jiǎn)介：Altera IP核8B10B編碼器的完整設(shè)計(jì)流程包括Altera IP的定制、仿真和實(shí)現(xiàn)的全過程
上傳時(shí)間： 2017-08-19
上傳用戶：lizhizheng88
資源簡(jiǎn)介：結(jié)合視頻壓縮的理論以及IP核設(shè)計(jì)中對(duì)于仿真驗(yàn)證的要求,本文設(shè)計(jì)了視頻壓縮IP核FPGA仿真驗(yàn)證平臺(tái).其硬件子平臺(tái)以Xilinx公司XC2V3000為核心,針對(duì)視頻壓縮IP核應(yīng)用仿真要求設(shè)計(jì)外圍電路,構(gòu)建一個(gè)視頻壓縮IP核的硬件仿真原型,采用運(yùn)行于上位機(jī)上的控制和驅(qū)動(dòng)軟件...
上傳時(shí)間： 2013-05-31
上傳用戶：ikemada
資源簡(jiǎn)介：串行通訊IP核，經(jīng)過仿真驗(yàn)證，綜合，可以參考使用
上傳時(shí)間： 2016-12-22
上傳用戶：yulg
資源簡(jiǎn)介：附件 介紹了如何 使用compxlib命令編譯Xilinx的modelsim仿真庫(kù)，創(chuàng)建這個(gè)仿真庫(kù)對(duì)ISE調(diào)用modelsim是必不可少的一步,該法完全自動(dòng)化，免去繁雜的手動(dòng)操作，是創(chuàng)建這個(gè)仿真庫(kù)最簡(jiǎn)潔的方法之一
上傳時(shí)間： 2013-12-20
上傳用戶：wpwpwlxwlx
資源簡(jiǎn)介：隨著計(jì)算機(jī)及其外圍設(shè)備的發(fā)展，傳統(tǒng)的并行接口和串行接口在靈活性和接口擴(kuò)展等方面存在的缺陷愈來愈不可回避，并逐漸成為計(jì)算機(jī)通信的瓶頸。在這種情況下，通用串行總線(Universal Serial Bus，USB)誕生了。USB由于具有傳輸速率高、價(jià)格便宜、使用方便、靈活...
上傳時(shí)間： 2013-06-30
上傳用戶：nanfeicui
資源簡(jiǎn)介：Quartus中fft ip core的使用(modelsim 仿真FFT ip core 結(jié)合QUARTUS II 聯(lián)合調(diào)試)
上傳時(shí)間： 2017-07-31
上傳用戶：love1314
資源簡(jiǎn)介：介紹了Xilinx與modelsim仿真時(shí)所用的庫(kù)的調(diào)用，以及Xilinx core的生成，以綜合和實(shí)現(xiàn)等相關(guān)問題
上傳時(shí)間： 2014-08-28
上傳用戶：xwd2010
資源簡(jiǎn)介：當(dāng)前，片上系統(tǒng)(SOC)已成為系統(tǒng)實(shí)現(xiàn)的主流技術(shù)。流片風(fēng)險(xiǎn)與費(fèi)用增加、上市時(shí)間壓力加大、產(chǎn)品功能愈加復(fù)雜等因素使得SOC產(chǎn)業(yè)逐漸劃分為IP提供者、SOC設(shè)計(jì)服務(wù)者和芯片集成者三個(gè)層次。SOC設(shè)計(jì)已走向基于IP集成的平臺(tái)設(shè)計(jì)階段，經(jīng)過嚴(yán)格驗(yàn)證質(zhì)量可靠的IP核成為...
上傳時(shí)間： 2013-06-12
上傳用戶：mqien
資源簡(jiǎn)介：當(dāng)前，片上系統(tǒng)(SOC)已成為系統(tǒng)實(shí)現(xiàn)的主流技術(shù)。流片風(fēng)險(xiǎn)與費(fèi)用增加、上市時(shí)間壓力加大、產(chǎn)品功能愈加復(fù)雜等因素使得SOC產(chǎn)業(yè)逐漸劃分為IP提供者、SOC設(shè)計(jì)服務(wù)者和芯片集成者三個(gè)層次。SOC設(shè)計(jì)已走向基于IP集成的平臺(tái)設(shè)計(jì)階段，經(jīng)過嚴(yán)格驗(yàn)證質(zhì)量可靠的IP核成為...
上傳時(shí)間： 2013-04-24
上傳用戶：rockjablew
資源簡(jiǎn)介：altera的FFT IP核的用戶手冊(cè)，介紹了如何使用ALTERA IP核生成FFT核，如何設(shè)置參數(shù)并講述了如何仿真，適用于通信方面的FPGA設(shè)計(jì)工程師，學(xué)生
上傳時(shí)間： 2013-04-24
上傳用戶：wanqunsheng
資源簡(jiǎn)介：設(shè)計(jì)了一款基于Avalon總線的8051MCU IP核。它支持MCS-51指令集，優(yōu)化內(nèi)部的結(jié)構(gòu)，通過采用流水線技術(shù)、指令映射技術(shù)、指令預(yù)取技術(shù)、微代碼技術(shù)等極大的提高了IP核的工作速度，使IP核在100MHz時(shí)鐘下，能夠單周期執(zhí)行一條指令。本設(shè)計(jì)使用modelsim軟件完成了功...
上傳時(shí)間： 2013-11-02
上傳用戶：gundan
資源簡(jiǎn)介：介紹一款基于SOPC的TFT-LCD觸控屏控制器IP核的設(shè)計(jì)與實(shí)現(xiàn)。采用Verilog HDL作控制器的模塊設(shè)計(jì)，并用modelsim仿真測(cè)試，驗(yàn)證其正確性；利用嵌入式SOPC開發(fā)工具，在開發(fā)板上完成觸控屏顯示驅(qū)動(dòng)及其控制模塊的系統(tǒng)設(shè)計(jì)，給出系統(tǒng)硬、軟件設(shè)計(jì)，實(shí)現(xiàn)TFT-LCD觸控...
上傳時(shí)間： 2013-12-24
上傳用戶：sdq_123
資源簡(jiǎn)介：IP核生成器生成 ip 后有兩個(gè)文件對(duì)我們比較有用，假設(shè)生成了一個(gè) asyn_fifo 的核，則 asyn_fifo.veo 給出了例化該核方式（或者在 Edit－>Language Template->COREGEN 中找到 verilog/VHDL 的例化方式）。asyn_fifo.v 是該核的行為模型，主要調(diào)用了 xilinx ...
上傳時(shí)間： 2014-01-05
上傳用戶：頂?shù)弥?/p>
資源簡(jiǎn)介：如何使Cir文件進(jìn)行PSPice仿真當(dāng)Orcad仿真庫(kù)中找不到某些器件的時(shí)候，我們可以從這些器件的廠家網(wǎng)站上下載“.cir”格式的Spice Model，下面介紹一下如何使用這些“.cir”文件進(jìn)行仿真。以AD620.cir為例：1.下載Cir文件：從AD的網(wǎng)站上下載AD的cir格式文件，內(nèi)容...
上傳時(shí)間： 2022-07-03
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資源簡(jiǎn)介：當(dāng)前，隨著電子技術(shù)的飛速發(fā)展，智能化系統(tǒng)中需要傳輸?shù)臄?shù)據(jù)量日益增大，要求數(shù)據(jù)傳送的速度也越來越快，傳統(tǒng)的數(shù)據(jù)傳輸方式已無法滿足目前的要求。在此前提下，采用高速數(shù)據(jù)傳輸技術(shù)成為必然，DMA(直接存儲(chǔ)器訪問)技術(shù)就是較理想的解決方案之一，能夠滿足信...
上傳時(shí)間： 2013-05-16
上傳用戶：希醬大魔王
資源簡(jiǎn)介：軟件開發(fā)環(huán)境：ISE 7.1i 硬件開發(fā)環(huán)境：紅色颶風(fēng)II代－Xilinx版 1. 本實(shí)例用于控制開發(fā)板上面的SDRAM完成讀寫功能； 先向SDRAM里面寫數(shù)據(jù)，然后再將數(shù)據(jù)讀出來做比較，如果不匹配就通過LED變亮顯示出來，如果一致，LED就不亮。 2. part1目錄是使用m...
上傳時(shí)間： 2013-04-24
上傳用戶：ZJX5201314
資源簡(jiǎn)介：使用CPLD仿真8088核,內(nèi)有源程序和說明,可以參考
上傳時(shí)間： 2013-08-22
上傳用戶：eclipse
資源簡(jiǎn)介：以Altera公司的Quartus Ⅱ 7.2作為開發(fā)工具，研究了基于FPGA的DDS IP核設(shè)計(jì)，并給出基于Signal Tap II嵌入式邏輯分析儀的仿真測(cè)試結(jié)果。將設(shè)計(jì)的DDS IP核封裝成為SOPC Builder自定義的組件，結(jié)合32位嵌入式CPU軟核Nios II，構(gòu)成可編程片上系統(tǒng)（SOPC），利用...
上傳時(shí)間： 2013-11-06
上傳用戶：songkun
資源簡(jiǎn)介：mutisim仿真模型器件建立
上傳時(shí)間： 2013-10-12
上傳用戶：894898248
資源簡(jiǎn)介：mutisim仿真模型器件建立
上傳時(shí)間： 2013-10-21
上傳用戶：qoovoop
資源簡(jiǎn)介：以Altera公司的Quartus Ⅱ 7.2作為開發(fā)工具，研究了基于FPGA的DDS IP核設(shè)計(jì)，并給出基于Signal Tap II嵌入式邏輯分析儀的仿真測(cè)試結(jié)果。將設(shè)計(jì)的DDS IP核封裝成為SOPC Builder自定義的組件，結(jié)合32位嵌入式CPU軟核Nios II，構(gòu)成可編程片上系統(tǒng)（SOPC），利用...
上傳時(shí)間： 2013-12-22
上傳用戶：forzalife
資源簡(jiǎn)介：用modelsim仿真一個(gè)正弦波產(chǎn)生程序
上傳時(shí)間： 2014-12-04
上傳用戶：yuchunhai1990
資源簡(jiǎn)介：完整的用VERILOG語(yǔ)言開發(fā)的USB2.0 IP核源代碼，包括文檔、仿真文件
上傳時(shí)間： 2015-07-09
上傳用戶：維子哥哥
資源簡(jiǎn)介：這是一個(gè)在proteus vsm(由英國(guó)的公司開發(fā)的一個(gè)單片機(jī)以及外圍電路仿真軟件）下仿真MMC卡的一個(gè)運(yùn)行庫(kù)，安裝好proteus vsm后就可直接在安裝它，就可以仿真某些系列的mmc 卡。
上傳時(shí)間： 2015-08-26
上傳用戶：清風(fēng)冷雨
資源簡(jiǎn)介：protues 8x8LED漢字顯示仿真 創(chuàng)達(dá)科技 陳仲庫(kù) 設(shè)計(jì) 簡(jiǎn)單實(shí)驗(yàn) 僅供參考
上傳時(shí)間： 2013-12-01
上傳用戶：wang5829
資源簡(jiǎn)介：如何利用Matlab創(chuàng)建Quartus波形仿真文件，很詳細(xì)
上傳時(shí)間： 2016-02-07
上傳用戶：wys0120
資源簡(jiǎn)介：Dual Port RAM Asynchronous Read/Write 經(jīng)過modelsim仿真
上傳時(shí)間： 2016-02-12
上傳用戶：xauthu
資源簡(jiǎn)介：Content Addressable Memory 的verilog源代碼。經(jīng)過modelsim仿真。
上傳時(shí)間： 2013-12-31
上傳用戶：czl10052678
