(2,1,9)卷積編解碼器，譯碼部分采用Vitebi譯碼算法，設計使用Verilog HDL語言，在MODELsim平臺下仿真通過
標簽： 卷積 編解碼器
上傳時間： 2013-12-17
上傳用戶：hphh
本文使用實例描述了在 FPGA/CPLD 上使用 VHDL 進行分頻器設 計，包括偶數(shù)分頻、非 50％占空比和 50％占空比的奇數(shù)分頻、半整數(shù) （N+0.5）分頻、小數(shù)分頻、分數(shù)分頻以及積分分頻。所有實現(xiàn)均可 通過 Synplify Pro 或 FPGA 生產(chǎn)廠商的綜合器進行綜合，形成可使 用的電路，并在 MODELsim 上進行驗證。
標簽： FPGA CPLD VHDL 分頻器
上傳時間： 2013-12-15
上傳用戶：從此走出陰霾
本文介紹了一個使用 VHDL 描述計數(shù)器的設計、綜合、仿真的全過程，作為我這一段 時間自學 FPGA/CPLD 的總結，如果有什么不正確的地方，敬請各位不幸看到這篇文章的 大俠們指正，在此表示感謝。當然，這是一個非常簡單的時序邏輯電路實例，主要是詳細 描述了一些軟件的使用方法。文章中涉及的軟件有Synplicity 公司出品的Synplify Pro 7.7.1； Altera 公司出品的 Quartus II 4.2；Mentor Graphics 公司出品的 MODELsim SE 6.0。
標簽： VHDL 計數(shù)器 仿真 過程
上傳時間： 2016-10-04
上傳用戶：Yukiseop
altera fpga verilog 設計的基于查找表的DCT程序及zigzag掃描程序，已經(jīng)過matlab 和MODELsim 驗證，文件中包含TESTBENCH ，直接可用
標簽： verilog altera zigzag fpga
上傳時間： 2016-10-08
上傳用戶：362279997
脈沖寬度調制，VHDL代碼編寫，包括QUARTUSII和MODELsim工程以及testbench
標簽： 脈沖寬度調制
上傳時間： 2016-10-16
上傳用戶：kernaling
本文是自已寫的電子密碼鎖的詳細開發(fā)過程，用的是MODELsim進行仿真實現(xiàn)，打開文檔lzp
標簽： 電子密碼鎖 過程
上傳時間： 2016-10-19
上傳用戶：大融融rr
這是我個人寫的DLX處理器流水線的Verilog代碼，在MODELsim中仿真通過，并且在ISE中能綜合！即可以下載到FPGA中運行指令，指令可以根據(jù)需要定義，也可和相應的編譯器配合使用，這里給學習流水線和Verilog的朋友共享。
標簽： Verilog DLX 處理器 代碼
上傳時間： 2016-11-27
viterbi 硬判決譯碼，基本實現(xiàn)了（2，1，9）卷積碼的硬判決譯碼，用MODELsim RTL仿真通過
標簽： viterbi 譯碼
上傳時間： 2016-12-02
上傳用戶：秦莞爾w
Verilog作業(yè) ：自己寫的源碼輸入，補碼輸出的，由狀態(tài)機控制的四位加法器，為保證時序，加法器模塊為超前近位加法器，包含測試臺，通過 MODELsim 、Synplify仿真。
標簽： Verilog 源碼 輸入
上傳時間： 2014-01-21
上傳用戶：zm7516678
Verilog-RISC CPU 代碼 實現(xiàn)了簡單的RISC cpu，可供初學者參考，學習硬件描述語言，及設計方法。該程序通過了MODELsim仿真驗證。 北航
標簽： Verilog-RISC RISC CPU cpu
上傳時間： 2016-12-25
上傳用戶：han_zh
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