本文主要描述了如何在QUARTUSII中輸入程序文件，生成網表及標準延時文件，然后通過MODELsim進行功能仿真與后仿真的過程，主要為圖解，含全部代碼及仿真波形。
標簽： QUARTUSII 輸入 程序
上傳時間： 2016-01-27
上傳用戶：xg262122
介紹了積分梳狀濾波器(CIC)設計，壓縮包里面有程序的流程圖，采用verilogHDL編寫，在MODELsim上可以實現仿真結果，非常不錯
標簽： CIC 積分 梳狀濾波器
上傳時間： 2016-02-04
上傳用戶：yxgi5
介紹了CORDIC數字計算機的設計，采用的是verilogHDL,在MODELsim上可以實現仿真驗證，壓縮包中包含CORDIC的工作結構圖，比較詳細
標簽： CORDIC 數字 計算機
上傳時間： 2014-01-03
上傳用戶：lps11188
介紹了carry_chain_adder，carry_skip_adder,ipple_carry_adder三種常用的加法器，采用verilogHDL語言，利用MODELsim軟件仿真驗證，壓縮包中包含有流程圖
標簽： carry_chain_adder
上傳時間： 2014-01-20
上傳用戶：sunjet
介紹了除法器的設計，采用verilogHDL語言，利用MODELsim仿真驗證，壓縮包中包含了流程圖
標簽： 除法器
上傳用戶：chenlong
介紹了幾種常用的乘法器的設計，carry_save_mult，ripple_carry_mult等，壓縮包中包含結構流程圖，用verilogHDL語言，采用MODELsim仿真驗證
標簽： 乘法器
上傳時間： 2013-12-19
上傳用戶：pompey
DDS的原理介紹，以一個dds的設計為例，含有MODELsim的仿真結果
標簽： DDS
上傳時間： 2014-01-05
上傳用戶：Andy123456
這是一個量化編碼當中關于A律和u律壓縮和擴展的源程序，程序由VerilogHDL語言編寫，算法在MODELsim上進行仿真過
標簽： 量化 編碼 擴展 源程序
上傳時間： 2016-03-06
上傳用戶：klin3139
一個實現簡單的數字鎖相環Verilog代碼，本人借鑒網上現有的代碼后經修改在Cyclone II上調通實現，里面有MODELsim仿真成功的波形圖
標簽： Verilog 數字鎖相環 代碼
上傳時間： 2014-01-22
上傳用戶：003030
4 digital LED dynamic display的Verilog HDL源代碼，它能動態的顯示4位數，為FPGA 的DEBUG 提供便利，非常經典，簡單易懂，并且經過了MODELsim/ISE/FPGA(XC3S250ETQ144)驗證和實現，好的行為模型就應該大家分享。
標簽： digital Verilog dynamic display
上傳時間： 2016-04-12
上傳用戶：壞天使kk
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