Verilog HDl代碼，學(xué)習(xí)一顆看一下
標(biāo)簽： Verilog HDl 代碼
上傳時間： 2013-08-19
上傳用戶：丶灬夏天
AD9289的控制 使用Verilog語言
標(biāo)簽： Verilog 9289 AD 控制
上傳時間： 2013-08-20
上傳用戶：15501536189
杭州康公司生產(chǎn)的EDA試驗(yàn)箱，一些應(yīng)用文檔，有源碼設(shè)計(jì)實(shí)例。
標(biāo)簽： EDA 試驗(yàn)箱
上傳用戶：淺言微笑
基于cpld的pwm控制設(shè)計(jì)\r\n采用vhdl.verilog語言設(shè)計(jì)\r\n對大家比較有用
標(biāo)簽： verilog cpld vhdl pwm
上傳用戶：sk5201314
很好的幾個FPGA工程，對提高FPGA設(shè)計(jì)有一定的幫助（注：代碼為Verilog編寫）。
標(biāo)簽： Verilog FPGA 工程 設(shè)計(jì)實(shí)例
上傳時間： 2013-08-21
上傳用戶：英雄
基于verilog的fir濾波，并帶matlab仿真
標(biāo)簽： verilog fir 濾波
上傳用戶：qiaoyue
FPGA RSIC CPU設(shè)計(jì)文檔和源碼是EDA中對CPU設(shè)計(jì)非常好用的程序
標(biāo)簽： CPU FPGA RSIC EDA
上傳用戶：cppersonal
通過VERILOG HDL語言使用CPLD連接PS2鍵盤.
標(biāo)簽： VERILOG CPLD HDL PS2
上傳用戶：1583060504
用verilog實(shí)現(xiàn)的串口收發(fā)數(shù)據(jù)程序，已經(jīng)調(diào)試通過
標(biāo)簽： verilog 串口 收發(fā) 數(shù)據(jù)
上傳用戶：lixinxiang
FPGA Verilog,雙向端口的研究,比較全,由ASSIGN和ALWAYS模塊組成,測試可用
標(biāo)簽： Verilog FPGA
上傳時間： 2013-08-22
上傳用戶：longlong12345678
蟲蟲下載站版權(quán)所有 京ICP備2021023401號-1
