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EDA-Verilog

i2c code for the verilog

i2c code for the verilog

標(biāo)簽： verilog code i2c for

上傳時(shí)間： 2013-09-04

上傳用戶(hù)：DXM35
Cadence guide for verilog

Cadence guide for verilog

標(biāo)簽： Cadence verilog guide for

上傳時(shí)間： 2013-09-04

上傳用戶(hù)：123454
在EDA中基于數(shù)字頻率合成器的FPGA實(shí)現(xiàn)

在EDA中，基于數(shù)字頻率合成器的FPGA實(shí)現(xiàn)

標(biāo)簽： FPGA EDA 數(shù)字頻率合成器

上傳時(shí)間： 2013-09-04

上傳用戶(hù)：hanli8870
中興通訊EDA工具手冊(cè)[Cadence]

中興通訊EDA工具手冊(cè)[Cadence]

標(biāo)簽： Cadence EDA 中興通訊

上傳時(shí)間： 2013-09-05

上傳用戶(hù)：chenbhdt
以verilog HDL 語(yǔ)言編寫(xiě)的一首歌曲

以verilog HDL 語(yǔ)言編寫(xiě)的一首歌曲，可供初學(xué)者借鑒

標(biāo)簽： verilog HDL 語(yǔ)言編寫(xiě)

上傳時(shí)間： 2013-09-05

上傳用戶(hù)：wyiman
EDA系統(tǒng)軟件ispDesignExpert System 環(huán)境下進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)

本設(shè)計(jì)的基本要求是以復(fù)雜可編程邏輯器件CPLD為基礎(chǔ)，通過(guò)在EDA系統(tǒng)軟件ispDesignExpert System 環(huán)境下進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)，熟練掌握該環(huán)境下的功能仿真，時(shí)間仿真，管腳鎖定和芯片下載。本系統(tǒng)基本上比較全面的模擬了計(jì)數(shù)式數(shù)字頻率計(jì)，廣泛應(yīng)用于工業(yè)、民用等各個(gè)領(lǐng)域，具有一定的開(kāi)發(fā)價(jià)值。

標(biāo)簽： ispDesignExpert System EDA 系統(tǒng)軟件

上傳時(shí)間： 2013-09-05

上傳用戶(hù)：文993
VERILOG HDL 實(shí)際工控項(xiàng)目源碼

VERILOG HDL 實(shí)際工控項(xiàng)目源碼\r\n開(kāi)發(fā)工具 altera quartus2

標(biāo)簽： VERILOG HDL 工控項(xiàng)目

上傳時(shí)間： 2013-09-05

上傳用戶(hù)：youmo81
Cadence Verilog Language and Simulation

Cadence Verilog Language and Simulation

標(biāo)簽： Simulation Language Cadence Verilog

上傳時(shí)間： 2013-09-06

上傳用戶(hù)：yl1140vista
清華大學(xué)Cadence的教程。作為流行的EDA工具之一

清華大學(xué)Cadence的教程。作為流行的EDA工具之一，Cadence一直以來(lái)都受到了廣大EDA工程師的青睞。

標(biāo)簽： Cadence EDA 清華大學(xué) 教程

上傳時(shí)間： 2013-09-10

上傳用戶(hù)：zhulei420
該軟件為EDA行業(yè)所用

該軟件為EDA行業(yè)所用，功能為將電路設(shè)計(jì)軟件Protel的庫(kù)轉(zhuǎn)換為MentorGraphic公司的Dxdesigner的庫(kù)。因?yàn)楹笳邲](méi)有提供相應(yīng)的庫(kù)。使用該軟件時(shí)首先將Protel的庫(kù)，導(dǎo)出為*.LIA文件，該文件為文本文件。使用該軟件打開(kāi)*.lia文件，即可輸出Dxdesigner的庫(kù)文件。

標(biāo)簽： EDA 軟件

上傳時(shí)間： 2013-09-20

上傳用戶(hù)：zhouli

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