Verilog HDL 入門教程，可供參考。
標(biāo)簽： Verilog HDL 入門教程
上傳時(shí)間： 2014-07-09
上傳用戶：koulian
選擇VHDL還是verilog HDL，說明文檔
標(biāo)簽： verilog VHDL HDL
上傳時(shí)間： 2013-12-22
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《Verilog HDL數(shù)字控制系統(tǒng)設(shè)計(jì)實(shí)例》-冼進(jìn)-源代碼
標(biāo)簽： Verilog HDL 數(shù)字控制
上傳時(shí)間： 2014-12-01
上傳用戶：xcy122677
VGA的verilog hdl 程序，完成顯示長(zhǎng)條狀顯示不同顏色
標(biāo)簽： verilog VGA hdl 程序
上傳時(shí)間： 2017-01-02
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Verilog hdl語言 常用乘法器設(shè)計(jì)，可使用modelsim進(jìn)行仿真
標(biāo)簽： Verilog hdl 語言 乘法器設(shè)計(jì)
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Verilog hdl語言 常用加法器設(shè)計(jì)，可使用modelsim進(jìn)行仿真
標(biāo)簽： Verilog hdl 語言 加法器
上傳時(shí)間： 2013-12-24
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Verilog hdl語言 伽羅華域GF（q）乘法器設(shè)計(jì)，可使用modelsim進(jìn)行仿真
上傳時(shí)間： 2013-12-27
上傳用戶：ls530720646
Verilog hdl語言的常用除法器設(shè)計(jì)，可使用modelsim進(jìn)行仿真
標(biāo)簽： Verilog hdl 語言 除法器
上傳時(shí)間： 2013-12-17
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Verilog HDL編寫的4條指令CPU
標(biāo)簽： Verilog HDL CPU 編寫
上傳時(shí)間： 2014-01-27
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《Verilog-HDL實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)》一書中的光盤源文件
標(biāo)簽： Verilog-HDL 實(shí)踐 光盤 應(yīng)用系統(tǒng)
上傳時(shí)間： 2014-07-03
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