步進電機控制，直流電機控制，加法器，狀態機等等經典的VHDL例子程序。
標簽： 步進電機控制
上傳時間： 2013-12-24
上傳用戶：aa17807091
1.通過鍵盤、LCD來進行超低功耗實驗 2 在一段時間內，如果用戶沒有進行按鍵操作，系統將進入“睡眠”－－低功耗狀態 3 用戶按鍵后，系統從低功耗狀態轉到正常的工作狀態 4 在非低功耗狀態下，程序接收鍵盤按鍵執行加法器操作(因為鍵盤和LCD限制不能實現復雜 5 的功能,如乘法、減法、除法等）.
標簽： LCD 鍵盤 超低功耗 實驗
上傳時間： 2017-06-19
上傳用戶：GavinNeko
累加器，一個加法器和一個寄存器構成的累加器，其用途是用于DDS技術的相位累加器
標簽： 累加器
上傳時間： 2017-08-01
上傳用戶：zq70996813
用verilog設計的FIR濾波器。濾波器需要很快的處理速度，所以采用了wallace樹算法，超前進位加法器等等
標簽： verilog FIR 濾波器 速度
上傳時間： 2017-08-03
上傳用戶：hebmuljb
EDA課程設計,簡單的EDA編程,包括計數器，加法器和觸發器的應用
標簽： EDA 編程 計數器
上傳時間： 2017-08-07
上傳用戶：change0329
一個verilog的源碼程序，用于加法器實驗程序
標簽： verilog 源碼 程序
上傳時間： 2013-12-17
上傳用戶：www240697738
實現17位加法，利用一個16位超前進位加法器和一個一位全加器構成的一個有進位輸入和進位輸出的17加法器，并且16位加法器利用的使四位超前進位加法器構成。它在booth乘法器設計中經常用到。可以使初學者對模塊的調用了解更加透徹。
標簽： 加法
上傳時間： 2017-08-22
上傳用戶：kristycreasy
TMS320VC5416的主要特征有： (1)優化的CPU結構：增強的多總線結構，數據總線具有總線保持特性；40bit的算術邏輯單元（ALU），包括兩個獨立的40bit的累加器，一個40bit的桶形移位器；一個17×17的乘法器連接一個40bit專用加法器，可用來進行非流水線式的單周期乘/累加（MAC）操作等。
標簽： 5416 TMS 320 CPU
上傳時間： 2013-12-28
上傳用戶：lacsx
Turbo碼編碼器的兩個分量編碼器RSC，主要由四個移位寄存器和兩個模2加法器組成
標簽： Turbo RSC 編碼器 分
上傳時間： 2014-01-21
上傳用戶：qb1993225
采用VHDL硬件描述語言設計，包含加法器，乘法器等以及寄存器的詳細設計思路和設計源碼
標簽： SOC課程設計
上傳時間： 2015-04-16
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