此程序采用VHDL語言，完成在32位十六進制加法器的基礎上將輸出進行BCD碼轉換，實現輸出是BCD碼的32位二進制加法器
標簽： VHDL 程序 語言
上傳時間： 2016-06-18
上傳用戶：songnanhua
此程序采用VHDL語言，利用元件例化語句，在帶BCD碼轉換的4位加法器的基礎上完成8位加法器的例化
上傳用戶：tb_6877751
包含RS（10，8）的verilog源程序，加法器的verilog源程序，卷積碼的verilog源程序
標簽：
上傳時間： 2013-12-10
上傳用戶：hopy
本書用大量的篇幅講述了與計算機原理相關的條種編碼方法， 并通過數字邏輯電路(包括邏輯與開關，邏輯門電路與觸發器， 二進制加法器等)以及存儲器、微處理器的形式、組織及發展闡述了編碼的實現。 此外，本書還涉及到計算機系統、操作系統、編程語言等的產生及發展， 甚至對計算機圖形化的相關技術也給了一個全面的描述。
標簽： 計算機原理 編碼
上傳時間： 2016-06-29
上傳用戶：上善若水
本文件包括多路選擇器器建模，譯碼器實驗程序，加法器實驗程序，比較器實驗程序，計數器建模，I2C接口標準建模源碼，串行接口RS232標準建模源碼標準，LCM建模源碼，時鐘６分頻源碼，串并轉化源碼。 ，對于硬件設計初學者來說有一定的參考價值。
標簽： 多路 選擇器 建模
上傳時間： 2014-01-21
上傳用戶：stvnash
時鐘信號輸入端，要求編制一個頂層文件，產生具有自動加一功能的地址加法器
標簽： 時鐘信號 輸入端
上傳時間： 2016-07-15
上傳用戶：凌云御清風
上傳用戶：釣鰲牧馬
兩條5級的并行流水線，乘法器還有一個簡單的中斷系統（帶一個中斷管理的‘操作系統’吧），再加上一個編譯器。 主要是說明一下CPU的設計方法，還有一些簡單的模塊例如加法器，乘法器
標簽： 并行 流水線
上傳時間： 2014-01-05
上傳用戶：a673761058
關于verilog的各個基本模塊的源代碼，如加法器，寄存器，選擇器及各個測試文件
標簽： verilog 模塊 源代碼
上傳時間： 2014-01-01
上傳用戶：xsnjzljj
剛自學了struts，做了個加法器，希望高人指點！
標簽： struts
上傳時間： 2014-01-20
上傳用戶：luopoguixiong
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