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朋友

朋友，我是Jawen.看到先前上載的一套CPLD開發(fā)板的VHDL源碼挺受歡迎的，現(xiàn)在就將她的Verilog源碼也一并貢獻(xiàn)給大家：8位優(yōu)先編碼器,乘法器,多路選擇器,二進(jìn)制轉(zhuǎn)BCD碼,加法器,減法器,簡單狀態(tài)機(jī),四位比較器,7段數(shù)碼管,i2c總線,lcd液晶顯示,撥碼開關(guān),串口,蜂鳴器,矩陣鍵盤,跑馬燈,交通燈,數(shù)字時(shí)鐘

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上傳時(shí)間： 2014-01-23

上傳用戶：wys0120

100個(gè)經(jīng)典vhdl編程實(shí)例

100個(gè)經(jīng)典vhdl編程實(shí)例， 第1例 帶控制端口的加法器 第2例 無控制端口的加法器 第3例 乘法器 第4例 比較器 第5例 二路選擇器 第6例 寄存器 第7例 移位寄存器 第8例 綜合單元庫 第9例 七值邏輯與基本數(shù)據(jù)類型 第10例 函數(shù) 第11例 七值邏輯線或分辨函數(shù) 第12例 轉(zhuǎn)換函數(shù) 第13例 左移函數(shù) 第14例 七值邏輯程序包 第15例 四輸入多路器......

標(biāo)簽： vhdl 100 編程實(shí)例

上傳時(shí)間： 2014-01-20

上傳用戶：agent

數(shù)字系統(tǒng)設(shè)計(jì)這是有關(guān)的相關(guān)源代碼

數(shù)字系統(tǒng)設(shè)計(jì)這是有關(guān)的相關(guān)源代碼，有簡易CPU 除法器、計(jì)數(shù)器等 ...[fpdiv_vhdl.rar] - 四位除法器的vhdl源程序 [vhdl范例.rar] - 最高優(yōu)先級編碼器8位相等比較器 三人表決器（三種不同的描述方式） 加法器描述 8位總線收發(fā)器：74245 （注2） 地址譯碼（for m68008） 多路選擇器（使 BR> ...

標(biāo)簽： 數(shù)字系統(tǒng)設(shè)計(jì) 源代碼

上傳時(shí)間： 2014-01-07

上傳用戶：924484786

用verlog語言編的一些基礎(chǔ)實(shí)驗(yàn),適合于FPGA/CPLD的初學(xué)者。內(nèi)容包括8位優(yōu)先編碼器

用verlog語言編的一些基礎(chǔ)實(shí)驗(yàn),適合于FPGA/CPLD的初學(xué)者。內(nèi)容包括8位優(yōu)先編碼器，乘法器，除法器，多路選擇器，二進(jìn)制轉(zhuǎn)BCD碼，加法器，減法器等等。

標(biāo)簽： verlog FPGA CPLD 8位

上傳時(shí)間： 2013-12-29

上傳用戶：siguazgb

10個(gè)VHDL程序?qū)嵗?/a>

標(biāo)簽： VHDL 上傳時(shí)間： 2014-01-04

在硬體上將十進(jìn)制轉(zhuǎn)二進(jìn)制

在硬體上將十進(jìn)制轉(zhuǎn)二進(jìn)制，不需要使用加法器的運(yùn)算方式，大大減少運(yùn)算的時(shí)間。

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上傳時(shí)間： 2013-12-19

上傳用戶：變形金剛

用quartusII編寫的

用quartusII編寫的，基于vhdl語言的按鍵加法器，從0到11，也可通過撥碼開關(guān)控制，從11到0，加入了鍵盤防手抖。

標(biāo)簽： quartusII 編寫

上傳時(shí)間： 2014-01-07

上傳用戶：LouieWu

CPU設(shè)計(jì)

CPU設(shè)計(jì)，加法器，乘法器，除法器等，有原理講解等。挺不錯(cuò)的資料

標(biāo)簽： CPU

上傳時(shí)間： 2014-01-21

上傳用戶：shus521

基于ALTERA 公司cyclone系列FPGA的程序

基于ALTERA 公司cyclone系列FPGA的程序，verilog 實(shí)現(xiàn)加法器

標(biāo)簽： cyclone ALTERA FPGA 程序

上傳時(shí)間： 2013-12-15

上傳用戶：yoleeson

用quartusII編寫的

用quartusII編寫的，基于vhdl語言的按鍵加法器，從0到11，也可通過撥碼開關(guān)控制，從11到0，加入了鍵盤防手抖。-

標(biāo)簽： quartusII 編寫

上傳時(shí)間： 2013-12-23

上傳用戶：youmo81