實現(xiàn)dds功能，利用quartus軟件， 子模塊包括加法器，鎖相環(huán)，date-rom 利用原圖將各模塊綜合，利用ps2鍵盤控制頻率及相位。
標簽： dds
上傳時間： 2014-08-10
上傳用戶：myworkpost
DSP數(shù)字信號處理器的ADD32程序，32位加法器設計
標簽： DSP ADD 32 數(shù)字信號處理器
上傳時間： 2016-10-01
上傳用戶：ruan2570406
自己做的數(shù)字邏輯電路課程設計，課題：八位二進制并行加法器的實現(xiàn)，包含代碼和流程圖以及基本說明
標簽： 數(shù)字邏輯電路
上傳時間： 2013-12-18
上傳用戶：小儒尼尼奧
Verilog作業(yè) ：自己寫的源碼輸入，補碼輸出的，由狀態(tài)機控制的四位加法器，為保證時序，加法器模塊為超前近位加法器，包含測試臺，通過 Modelsim 、Synplify仿真。
標簽： Verilog 源碼 輸入
上傳時間： 2014-01-21
上傳用戶：zm7516678
Verilog的135個經(jīng)典設計實例，直流電機控制，游戲機，三態(tài)總線，加法器，鎖存器等
標簽： Verilog 135 設計實例
上傳時間： 2013-12-09
上傳用戶：xuanchangri
用LSFR實現(xiàn)計數(shù)功能，可以減少對寄存器和少一個加法器，涉及verilog的人來說
標簽： LSFR
上傳時間： 2017-01-05
上傳用戶：baiom
vhdl語言設計頻率計，十進制加法器.運用maxplus2運行，
標簽： vhdl 語言 頻率計
上傳時間： 2013-12-22
上傳用戶：qwe1234
數(shù)字信號處理的fpga實現(xiàn)，用VHDL編程設計加法器
標簽： fpga 數(shù)字信號處理
上傳用戶：tianyi223
VHDL編程一百例，包括加法器、乘法器、移位寄存器、奇偶校驗器等。pdf格式的，僅供學習使用
標簽： VHDL 編程
上傳時間： 2017-03-01
上傳用戶：chfanjiang
一些接口電路的Verilog設計，主要包括IIC、PS2、矩陣鍵盤、RS232、還有一些基礎試驗的源代碼如：除法器、多路選擇器、加法器、減法器、8位優(yōu)先編碼器等。
標簽： Verilog 接口電路
上傳時間： 2013-12-21
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