vhdl實現任意分頻，在fpga上測試成功，只需修改一個變量即可實現任意分頻
資源簡介：vhdl實現任意分頻，在fpga上測試成功，只需修改一個變量即可實現任意分頻
上傳時間： 2014-01-16
上傳用戶：ccclll
資源簡介：用vhdl實現的分頻器，可產生任意對主時鐘的分頻，從而是實現不同頻率pwm的控制
上傳時間： 2016-06-01
上傳用戶：6546544
資源簡介：vhdl實現任意整數分頻，--只要把n設置成你要分頻的數值就可以了
上傳時間： 2015-10-15
上傳用戶：ukuk
資源簡介：任意分頻的vhdl實現，若需要具體參數，只需改變程序中的分頻參數即可實現。
上傳時間： 2016-05-14
上傳用戶：firstbyte
資源簡介：用vhdl語言實現六分頻，并且已經通過編譯和仿真。由此可舉一反三，實現任意偶數次分頻。
上傳時間： 2015-09-19
上傳用戶：yyq123456789
資源簡介：Verilog_實現任意占空比、任意分頻的方法
上傳時間： 2013-11-07
上傳用戶：JasonC
資源簡介：Verilog_實現任意占空比、任意分頻的方法
上傳時間： 2013-11-20
上傳用戶：ccxzzhm
資源簡介：自己編寫的任意分頻vhdl程序，程序簡單，以供大家分享！
上傳時間： 2015-10-05
上傳用戶：xjz632
資源簡介：該程序用vhdl硬件描述語言編寫而成,已調試通過,程序運行后可實現三分頻,這樣就用軟件設計代替了硬件設計,方便,穩定,不需要硬件調試!
上傳時間： 2013-12-24
上傳用戶：huyiming139
資源簡介：CPLD_EPM7064程序,運用計數器實現的分頻程序,vhdl
上傳時間： 2014-01-07
上傳用戶：zhangjinzj
資源簡介：能夠實現0~99的任意分頻,并實現輸出頻率50％的占空比
上傳時間： 2016-05-09
上傳用戶：helmos
資源簡介：用以實現信號的任意分頻，用于信號的精確分頻
上傳時間： 2016-05-31
上傳用戶：小眼睛LSL
資源簡介：一個實現整數分頻的vhdl代碼，只要把n設置成你所需要的分頻的數值就行
上傳時間： 2016-11-23
上傳用戶：鳳臨西北
資源簡介：fpga上實現的最小是0.5分頻的任意分頻器
上傳時間： 2017-03-24
上傳用戶：417313137
資源簡介：vhdl語言描述分頻器，實現2、4、8、16……分頻，經過實踐
上傳時間： 2013-12-30
上傳用戶：hongmo
資源簡介：此程序是用硬件描述語言vhdl編寫的分頻程序，實現了不同的頻率輸入。
上傳時間： 2016-11-15
上傳用戶：talenthn
資源簡介：數控分頻器的輸出信號頻率為輸入數據的函數。用傳統的方法設計,其設計過程和電路都比較復雜,且設計成 果的可修改性和可移植性都較差。基于vhdl 的數控分頻器設計,整個過程簡單、快捷,極易修改,可移植性強。他可利用 并行預置數的加法計數器和減法計數器實現...
上傳時間： 2014-11-29
上傳用戶：1051290259
資源簡介：一個vhdl實現的測頻計,開發環境為任何支持vhdl語言的廠商提供的開發環境
上傳時間： 2014-07-31
上傳用戶：水中浮云
資源簡介：一個簡單的ＶＨＤＬ分頻模塊，可以嵌套自己的子程序實現任意分頻
上傳時間： 2015-05-14
上傳用戶：qiaoyue
資源簡介：uart的vhdl實現代碼 分模塊設計和狀態機設計 不錯的，用它沒錯
上傳時間： 2014-01-26
上傳用戶：zhangliming420
資源簡介：實現同一個時鐘輸入,可以實現多分頻,在一個時鐘的驅動下
上傳時間： 2014-01-17
上傳用戶：evil
資源簡介：基于vhdl的數控分頻器設計的源代碼及仿真
上傳時間： 2016-02-11
上傳用戶：410805624
資源簡介：有實驗結果,用MOSIN6編寫的,是Verilog HDL語言實現的. 練習三 利用條件語句實現計數分頻時序電路 實驗目的： 1. 掌握條件語句在簡單時序模塊設計中的使用； 2. 學習在Verilog模塊中應用計數器； 3. 學習測試模塊的編寫、綜合和不同層次的仿真。 練習四 ...
上傳時間： 2016-11-19
上傳用戶：mhp0114
資源簡介：可以對輸入時鐘任意分頻(整數或小數),帶Quartus II 完整項目文件.
上傳時間： 2016-11-20
上傳用戶：妄想演繹師
資源簡介：實用的任意時鐘分頻Verilog代碼 可以任意分頻的！
上傳時間： 2016-12-27
上傳用戶：watch100
資源簡介：這是我在ISP編程實驗中獨立編寫的一個采用行為描述方式實現的分頻器，通過兩個并行進程對輸入信號CLK進行8分頻，占空比為1:7
上傳時間： 2017-01-19
上傳用戶：xiaohuanhuan
資源簡介：verilog語言 實現5分頻程序
上傳時間： 2013-12-24
上傳用戶：851197153
資源簡介：關于fpga硬件語言的任意分頻算法，對編程很有幫助
上傳時間： 2014-01-12
上傳用戶：sz_hjbf
資源簡介：VERILOG實現無分頻時鐘，包括測試文件，經過驗證可用
上傳時間： 2017-05-19
上傳用戶：牧羊人8920
資源簡介：用FPGA仿真實現數控分頻器，完整的工程文件
上傳時間： 2014-06-18
上傳用戶：dyctj
