VERILOG實現無分頻時鐘，包括測試文件，經過驗證可用
資源簡介：VERILOG實現無分頻時鐘，包括測試文件，經過驗證可用
上傳時間： 2017-05-19
上傳用戶：牧羊人8920
資源簡介：不同方法FPGA/VERILOG實現3分頻,簡單易懂，便于理解
上傳時間： 2014-09-05
上傳用戶：源弋弋
資源簡介：實現同一個時鐘輸入,可以實現多分頻,在一個時鐘的驅動下
上傳時間： 2014-01-17
上傳用戶：evil
資源簡介：有實驗結果,用MOSIN6編寫的,是VERILOG HDL語言實現的. 練習三 利用條件語句實現計數分頻時序電路 實驗目的： 1. 掌握條件語句在簡單時序模塊設計中的使用； 2. 學習在VERILOG模塊中應用計數器； 3. 學習測試模塊的編寫、綜合和不同層次的仿真。 練習四 ...
上傳時間： 2016-11-19
上傳用戶：mhp0114
資源簡介：VERILOG語言 實現5分頻程序
上傳時間： 2013-12-24
上傳用戶：851197153
資源簡介：用vhdl實現的分頻器，可產生任意對主時鐘的分頻，從而是實現不同頻率pwm的控制
上傳時間： 2016-06-01
上傳用戶：6546544
資源簡介：用VERILOG編寫適中分頻器 并且還有測試程序
上傳時間： 2013-11-28
上傳用戶：dongqiangqiang
資源簡介：用VERILOG編寫適中分頻器 并且還有測試程序
上傳時間： 2013-12-17
上傳用戶：evil
資源簡介：用VHDL語言實現六分頻，并且已經通過編譯和仿真。由此可舉一反三，實現任意偶數次分頻。
上傳時間： 2015-09-19
上傳用戶：yyq123456789
資源簡介：該程序用VHDL硬件描述語言編寫而成,已調試通過,程序運行后可實現三分頻,這樣就用軟件設計代替了硬件設計,方便,穩定,不需要硬件調試!
上傳時間： 2013-12-24
上傳用戶：huyiming139
資源簡介：CPLD_EPM7064程序,運用計數器實現的分頻程序,VHDL
上傳時間： 2014-01-07
上傳用戶：zhangjinzj
資源簡介：VERILOG寫的分頻程序,可以對輸入的頻率分頻
上傳時間： 2016-11-01
上傳用戶：wfeel
資源簡介：一個實現整數分頻的VHDL代碼，只要把n設置成你所需要的分頻的數值就行
上傳時間： 2016-11-23
上傳用戶：鳳臨西北
資源簡介：這是我在ISP編程實驗中獨立編寫的一個采用行為描述方式實現的分頻器，通過兩個并行進程對輸入信號CLK進行8分頻，占空比為1:7
上傳時間： 2017-01-19
上傳用戶：xiaohuanhuan
資源簡介：用FPGA仿真實現數控分頻器，完整的工程文件
上傳時間： 2014-06-18
上傳用戶：dyctj
資源簡介：vhdl實現任意分頻，在fpga上測試成功，只需修改一個變量即可實現任意分頻
上傳時間： 2014-01-16
上傳用戶：ccclll
資源簡介：用VERILOG編寫的三分頻器代碼，用modelsim測試沒有問題，有問題請反饋給我
上傳時間： 2017-02-26
上傳用戶：zhangqi
資源簡介：一個簡單的ＶＨＤＬ分頻模塊，可以嵌套自己的子程序實現任意分頻
上傳時間： 2015-05-14
上傳用戶：qiaoyue
資源簡介：用VERILOG實現基于FPGA的通用分頻器
上傳時間： 2013-08-30
上傳用戶：xingyuewubian
資源簡介：VERILOG HDL語言編寫的5分頻電路。采用兩路時鐘相邏輯作用產生。
上傳時間： 2015-07-18
上傳用戶：yulg
資源簡介：用VERILOG實現基于FPGA的通用分頻器
上傳時間： 2015-08-20
上傳用戶：songrui
資源簡介：這是一個數字時鐘的VERILOG程序 仿真通過 能實現秒 分 時 計時
上傳時間： 2013-12-19
上傳用戶：TF2015
資源簡介：VERILOG分頻器～時鐘為50hmz，波特率采用9600bps～
上傳時間： 2013-12-27
上傳用戶：lwwhust
資源簡介：時鐘分頻電路實現精講(19 pages)——意法半導體
上傳時間： 2013-12-05
上傳用戶：alan-ee
資源簡介：用最少的CPLD資源,用VERILOG在QuartusII7.1上實現的1280分頻.
上傳時間： 2016-03-18
上傳用戶：253189838
資源簡介：實現任意小數分頻的VHDL源代碼,我自己寫的,仿真結果是正確的,希望對大家有用!我是打算將400M的時鐘分為57.344M
上傳時間： 2016-03-26
上傳用戶：372825274
資源簡介：這是關于2分頻的vhdl實現和VERILOG hdl實現，都已經仿真驗證了其正確性，大家可以對比參考。
上傳時間： 2014-10-27
上傳用戶：lwwhust
資源簡介：用VERILOG HDL實現的任意 頻率分頻器源代碼，是一個通用的程序
上傳時間： 2014-01-07
上傳用戶：alan-ee
資源簡介：實用的任意時鐘分頻VERILOG代碼 可以任意分頻的！
上傳時間： 2016-12-27
上傳用戶：watch100
資源簡介：實現對時鐘信號的技術分頻，程序簡單易懂，對于初學VHDL者來說，提供了一個良好的方法。
上傳時間： 2013-12-26
上傳用戶：asddsd
