移位快速除法器，通過一次移4位試商實現快速除法功能，較普通減除法器有及其巨大的效率提升
資源簡介：移位快速除法器，通過一次移4位試商實現快速除法功能，較普通減除法器有及其巨大的效率提升
上傳時間： 2014-10-26
上傳用戶：wpt
資源簡介：用verilog HDL代碼編寫的快速除法器，比較有用
上傳時間： 2013-12-21
上傳用戶：xfbs821
資源簡介：由寄存器,全加器,移位寄存器,計數器,觸發器和門電路構成補碼一位除法器,將開關設定的補碼形式出現的除數,被除數存入相應寄存器中.能用單脈沖按步演示運算全過程.
上傳時間： 2013-12-24
上傳用戶：bjgaofei
資源簡介：這是一個簡單的除法器（32bit/16bit),采用移位相減法
上傳時間： 2013-12-31
上傳用戶：朗朗乾坤
資源簡介：除法器的設計本文所采用的除法原理是：對于八位無符號被除數A，先對A轉換成高八位是0低八位是A的數C，在時鐘脈沖的每個上升沿C 向左移動一位，最后一位補零，同時判斷C的高八位是否大于除數B，如是則C的高八位減去B，同時進行移位操作，將C的第二位置1。否則...
上傳時間： 2014-11-23
上傳用戶：皇族傳媒
資源簡介：除法器的設計本文所采用的除法原理是：對于八位無符號被除數A，先對A轉換成高八位是0低八位是A的數C，在時鐘脈沖的每個上升沿C 向左移動一位，最后一位補零，同時判斷C的高八位是否大于除數B，如是則C的高八位減去B，同時進行移位操作，將C的第二位置1。否則...
上傳時間： 2017-07-20
上傳用戶：redmoons
資源簡介：Altera的FPGA，設計的硬件除法器
上傳時間： 2013-08-09
上傳用戶：壞天使kk
資源簡介：用vhdl實現的除法器
上傳時間： 2013-08-28
上傳用戶：wd450412225
資源簡介：VHDL語言實現的16位快速乘法器
上傳時間： 2013-11-30
上傳用戶：yd19890720
資源簡介：四位除法器的VHDL源程序
上傳時間： 2015-03-02
上傳用戶：yuanyuan123
資源簡介：通過用硬件描述語言（VHDL）描述除法器，并進行模擬驗證，加深對二進制數運算方法的理解。 設計平臺：MaxPlusII 壓縮文件內有詳細設計報告
上傳時間： 2015-04-08
上傳用戶：13160677563
資源簡介：這個是用vhdl語言編寫的除法器,僅僅供大家參考.
上傳時間： 2013-12-15
上傳用戶：金宜
資源簡介：加法器 乘法器電路 除法器電路設計 鍵盤掃描電路設計 顯示電路
上傳時間： 2015-05-29
上傳用戶：671145514
資源簡介：本人編寫的定點除法器,開發軟件為XILINX的ISE6.2,通過PAR仿真.
上傳時間： 2014-01-17
上傳用戶：www240697738
資源簡介：FPGA 除法器程序
上傳時間： 2015-09-06
上傳用戶：zwei41
資源簡介：4位乘法器,4位除法器 8位數據鎖存器,8位相等比較器,帶同步復位的狀態 機,元件例化與層次設計,最高優先級編碼器
上傳時間： 2014-12-07
上傳用戶：pompey
資源簡介：MAXPLUS2 自己編寫的VHDL 4位除法器
上傳時間： 2015-10-23
上傳用戶：努力努力再努力
資源簡介：這是一個用verilog實現的除法器代碼。
上傳時間： 2013-12-28
上傳用戶：wmwai1314
資源簡介：用VHDL實現的除法器,非常好使,仿真通過了
上傳時間： 2015-11-29
上傳用戶：aeiouetla
資源簡介：一個用VHDL語言編寫的除法器程序，對從事硬件開發的同志有幫助的。
上傳時間： 2015-12-09
上傳用戶：gmh1314
資源簡介：用vhdl實現的除法器
上傳時間： 2016-01-03
上傳用戶：yyq123456789
資源簡介：介紹了除法器的設計，采用verilogHDL語言，利用modelsim仿真驗證，壓縮包中包含了流程圖
上傳時間： 2016-02-04
上傳用戶：chenlong
資源簡介：32位除法器 被除數和除數均為16位整數，16位小數 商為32位整數，16位小數 余數為16位整數，16位小數 Verilog HDL 代碼
上傳時間： 2014-02-19
上傳用戶：稀世之寶039
資源簡介：32位除法器的測試程序， 由隨機向量產生函數產生一組隨機數 來驗證計算書否正確
上傳時間： 2013-12-12
上傳用戶：youmo81
資源簡介：無符號類型的除法器,有VHDL語言描述了無符號的除法器,包括測試文件
上傳時間： 2016-04-11
上傳用戶：qq1604324866
資源簡介：此代碼用于實現基2的SRT除法器設計，可以實現400MHz以上的32位定點無符號數除法器（除數、被除數和余數均由16位整數和16位小數組成，商由32位整數和16位小數構成,包括源代碼和測試文件，可以直接仿真。
上傳時間： 2013-12-10
上傳用戶：playboys0
資源簡介：經過精心設計的除法器的代碼，并在FPGA硬件平臺實現和驗證過的
上傳時間： 2014-11-24
上傳用戶：sk5201314
資源簡介：定點除法器程序，分為被除數大于除數和除數大于被除數兩種情況
上傳時間： 2016-06-09
上傳用戶：wweqas
資源簡介：16位快速加法器verilong實現，很值得一看~
上傳時間： 2014-01-01
上傳用戶：zhouli
資源簡介：用VHDL語言實現的除法器，可以處理非整除運算。精度0.004
上傳時間： 2014-01-26
上傳用戶：kr770906
