亚洲欧美第一页_禁久久精品乱码_粉嫩av一区二区三区免费野_久草精品视频

蟲蟲首頁| 資源下載| 資源專輯| 精品軟件
登錄| 注冊

您現在的位置是:蟲蟲下載站 > 資源下載 > VHDL/FPGA/Verilog > 除法器的設計本文所采用的除法原理是:對于八位無符號被除數A

除法器的設計本文所采用的除法原理是:對于八位無符號被除數A

  • 資源大小:5 K
  • 上傳時間: 2017-07-20
  • 上傳用戶:GUAIGUAICHENGTI
  • 資源積分:2 下載積分
  • 標      簽: 除法器 除法 符號

資 源 簡 介

除法器的設計本文所采用的除法原理是:對于八位無符號被除數A,先對A轉換成高八位是0低八位是A的數C,在時鐘脈沖的每個上升沿C 向左移動一位,最后一位補零,同時判斷C的高八位是否大于除數B,如是則C的高八位減去B,同時進行移位操作,將C的第二位置1。否則,繼續移位操作。經過八個周期后,所得到的C的高八位為余數,第八位為商。從圖(1)可清楚地看出此除法器的工作原理。此除法器主要包括比較器、減法器、移位器、控制器等模塊。

相 關 資 源

主站蜘蛛池模板: 临沂市| 丹江口市| 娄底市| 岗巴县| 会理县| 望城县| 扬中市| 汤原县| 泾源县| 岑巩县| 赤壁市| 汝城县| 祁阳县| 宁陕县| 三明市| 荔浦县| 阜城县| 临桂县| 延寿县| 苍梧县| 彰化市| 巴彦县| 辉县市| 舞阳县| 防城港市| 马边| 阿克| 鹿泉市| 成武县| 定安县| 咸丰县| 天台县| 贵南县| 武夷山市| 侯马市| 射洪县| 阜城县| 长葛市| 井研县| 阳春市| 罗定市|