數(shù)據(jù)交織器 verilog HDL源文件
資源簡介:數(shù)據(jù)交織器 verilog HDL源文件
上傳時間: 2013-12-23
上傳用戶:561596
資源簡介:用于生成GF(2^m)有限域元素求逆器的verilog HDL源文件的C程序
上傳時間: 2014-01-13
上傳用戶:gyq
資源簡介:用于生成GF(2^m)有限域中乘法器的verilog HDL源文件的C程序
上傳時間: 2016-01-15
上傳用戶:王楚楚
資源簡介:用于生成GF(2^m)有限域中常數(shù)乘法器的verilog HDL源文件的C程序
上傳時間: 2016-01-15
上傳用戶:chenbhdt
資源簡介:verilog語言,2選1數(shù)據(jù)選擇器
上傳時間: 2020-05-05
上傳用戶:may14
資源簡介:這是用verilog HDL編好的2選一數(shù)據(jù)選擇器 可以直接使用 沒有密碼
上傳時間: 2014-01-25
上傳用戶:pkkkkp
資源簡介:采用verilog HDL設(shè)計,在掌宇智能開發(fā)板上得到實現(xiàn) 根據(jù)搶答器的原理,整個電路可劃分為三部分:采樣電路、門控電路和譯碼電路
上傳時間: 2013-12-21
上傳用戶:zgu489
資源簡介:用一位全加器組成四位全加器. 所用語言是verilog HDL. 主要用在加法器的設(shè)計中。
上傳時間: 2015-05-02
上傳用戶:zukfu
資源簡介:基于地址總線接口的四倍頻編碼器信號接口的 FPGA實現(xiàn) verilog HDL的
上傳時間: 2014-08-12
上傳用戶:ayfeixiao
資源簡介:使用FPGA控制蜂鳴器的程序,用verilog HDL設(shè)計,可以是蜂鳴器發(fā)出各種不同的聲音
上傳時間: 2013-12-21
上傳用戶:wendy15
資源簡介:硬件描述語言,verilog HDL,實現(xiàn)了解碼器的設(shè)計
上傳時間: 2013-12-22
上傳用戶:sclyutian
資源簡介:verilog HDL編寫的串并轉(zhuǎn)換。采用iout類型口。包含源文件和測試文件。用Modsim編譯。
上傳時間: 2014-01-15
上傳用戶:lanwei
資源簡介:verilog HDL硬件描述語言 01簡介.PDF 02HDL指南.PDF 03語言要素.PDF 04表達式.PDF 05門電平模型化.PDF 06用戶定義原語.PDF 07數(shù)據(jù)流模型化.PDF 08行為建模.PDF 09結(jié)構(gòu)建模.PDF 10其它論題.PDF 11驗證.PDF 12建模實例.PDF 13語法參考.PDF
上傳時間: 2013-12-28
上傳用戶:Andy123456
資源簡介:基于verilog語言的數(shù)據(jù)選擇器,包括數(shù)據(jù)選擇器的測試模塊
上傳時間: 2015-09-12
上傳用戶:黑漆漆
資源簡介:通用串行異步收發(fā)器8251的verilog HDL源代碼,經(jīng)過仿真驗證。
上傳時間: 2015-11-21
上傳用戶:lizhizheng88
資源簡介:用verilog HDL硬件描述語言實現(xiàn)多人搶答器功能,有計時,計分,報警等功能。
上傳時間: 2015-11-25
上傳用戶:1427796291
資源簡介:verilog HDL寫的利用fpga控制ad7865進行多路ad數(shù)據(jù)采集的程序源代碼。
上傳時間: 2016-03-09
上傳用戶:希醬大魔王
資源簡介:通用串行異步收發(fā)器8251的verilog HDL源代碼.doc
上傳時間: 2013-12-24
上傳用戶:xg262122
資源簡介:用verilog HDL實現(xiàn)的曼徹斯特編碼器和解碼器。
上傳時間: 2013-12-23
上傳用戶:lifangyuan12
資源簡介:8選1數(shù)據(jù)選擇器行為建模及測試verilog代碼
上傳時間: 2016-06-10
上傳用戶:英雄
資源簡介:用verilog HDL實現(xiàn)了83編碼器.
上傳時間: 2016-07-15
上傳用戶:731140412
資源簡介:<verilog HDL 語言編程》 RS(204,188)譯碼器的設(shè)計
上傳時間: 2013-11-30
上傳用戶:lizhen9880
資源簡介:用verilog HDL實現(xiàn)的任意 頻率分頻器源代碼,是一個通用的程序
上傳時間: 2014-01-07
上傳用戶:alan-ee
資源簡介:用CASE實現(xiàn)4選1數(shù)據(jù)選擇器 很實用 運用verilog
上傳時間: 2013-12-20
上傳用戶:qazxsw
資源簡介:精通verilog HDL語言編程源碼9——RS(204,188)譯碼器的設(shè)計
上傳時間: 2013-12-20
上傳用戶:獨孤求源
資源簡介:《verilog-HDL實踐與應(yīng)用系統(tǒng)設(shè)計》一書中的光盤源文件
上傳時間: 2014-07-03
上傳用戶:趙云興
資源簡介:通用串口收發(fā)器的移位寄存器 是verilog HDL編寫
上傳時間: 2017-04-18
上傳用戶:cooran
資源簡介:FPGA開發(fā)板配套verilog HDL代碼。芯片為Mars EP1C6F。是基礎(chǔ)實驗的源碼。包括加法器、減法器、乘法器、多路選擇器等。
上傳時間: 2014-11-10
上傳用戶:15736969615
資源簡介:北航verilog教程. verilog HDL基本結(jié)構(gòu) 數(shù)據(jù)類型及常量、變量 運算符及表達式 語句 賦值語句和塊語句 條件語句 ...
上傳時間: 2017-07-02
上傳用戶:曹云鵬
資源簡介:RTL 異步數(shù)據(jù)傳送模塊 用verilog HDL 語言描述 輸入為八比特數(shù)據(jù),執(zhí)行操作后異步每比特輸出。
上傳時間: 2013-12-23
上傳用戶:lht618