相 關 資 源

• 利用VHDL語言設計的數字鐘,能進行正常的時、分、秒計時功能免費下載

  資源簡介：利用VHDL語言設計的數字鐘,能進行正常的時、分、秒計時功能，分別由6個數碼管顯示24h、60min、60s

  標簽： VHDL 語言 數字 分

  上傳時間： 2016-07-17

  上傳用戶：lunshaomo

• 利用VHDL語言設計一個電子時鐘免費下載

  資源簡介：利用VHDL語言設計一個電子時鐘，包含相應的設計子程序及仿真結果

  標簽： VHDL 語言 電子時鐘

  上傳時間： 2017-09-04

  上傳用戶：wanqunsheng

• 利用VHDL 語言設計出租車計費系統, 使其實現計費以及預置和模擬汽車啟動、停止、暫停等功能, 并設計動態掃描電路顯示車費數目, 突出了其作為硬件描述語言的良好的可讀性、可移植性和易理解等優點。此程序免費下載

  資源簡介：利用VHDL 語言設計出租車計費系統, 使其實現計費以及預置和模擬汽車啟動、停止、暫停等功能, 并設計動態掃描電路顯示車費數目, 突出了其作為硬件描述語言的良好的可讀性、可移植性和易理解等優點。此程序通過下載到特定芯片后, 可應用于實際的出租車計費系統...

  標簽： VHDL 語言 出租車計費系統 計費

  上傳時間： 2017-05-22

  上傳用戶：變形金剛

• 使用Verilog語言編寫的數字鐘程序.有慢校時,快校時,鬧鐘等功能.免費下載

  資源簡介：使用Verilog語言編寫的數字鐘程序.有慢校時,快校時,鬧鐘等功能.

  標簽： Verilog 校時 語言 編寫

  上傳時間： 2014-01-26

  上傳用戶：417313137

• 單片機設計的數字鐘程序。初學的可以看看免費下載

  資源簡介：單片機設計的數字鐘程序。初學的可以看看，可以設置鬧鐘，調時等功能

  標簽： 單片機設計 數字 程序

  上傳時間： 2014-06-04

  上傳用戶：yiwen213

• 用VHDL能進行正常的時、分、秒計時功能、分別有6個數碼管顯示24小時、60分鐘、60秒鐘的計數器顯示。免費下載

  資源簡介：用VHDL能進行正常的時、分、秒計時功能、分別有6個數碼管顯示24小時、60分鐘、60秒鐘的計數器顯示。

  標簽： VHDL 分 正 數碼管顯示

  上傳時間： 2013-12-20

  上傳用戶：kytqcool

• 這是利用java語言來對xml文檔進行處理的DOM程序免費下載

  資源簡介：這是利用java語言來對xml文檔進行處理的DOM程序

  標簽： java DOM xml 語言

  上傳時間： 2013-12-25

  上傳用戶：c12228

• 現有的許多具有串口管理功能的設備不能進行聯網的管理和數據存取免費下載

  資源簡介：現有的許多具有串口管理功能的設備不能進行聯網的管理和數據存取，我們可以利用先進的TCP/IP技術和管理方式對這些設備進行技術改造。本文主要對基于TCP/IP的串口數據流做了闡述，并提出了基于硬件與軟件相結合實現的串口服務器的系統整體解決方案，對硬件系統...

  標簽： 串口 設備 聯網 數據存取

  上傳時間： 2014-01-25

  上傳用戶：chenlong

• 基于CPLD FPGA的數字通信系統建模與設計免費下載

  資源簡介：本書主要介紹了基于cpld/fpga的數字通信系統的設計原理與建模方法。從通信系統的組成、eda概述及建模的概念開始（第1～2章），圍繞數字通信系統的VHDL設計與建模兩條主線，講述了常用基本電路的建模與VHDL編程設計（第3章），詳細地介紹了數字通信基帶信號的...

  標簽： CPLD FPGA 數字通信 系統建模

  上傳時間： 2014-01-03

  上傳用戶：tiantian

• 數字鐘代碼免費下載

  資源簡介：數字鐘代碼，用VHDL語言設計一個數字鐘系統，該系統具有顯示時、分、秒的功能，具有較時功能，具有整點報時功能。

  標簽： 數字 代碼

  上傳時間： 2016-08-18

  上傳用戶：黃華強

• 此文件是用匯編語言編寫的數字鐘原程序免費下載

  資源簡介：此文件是用匯編語言編寫的數字鐘原程序，它包括時鐘顯示、整點報時和鬧鐘部分。

  標簽： 匯編語言 數字 編寫 程序

  上傳時間： 2014-01-08

  上傳用戶：wmwai1314

• 是EDA設計的數字鐘的VHDL語言程序免費下載

  資源簡介：是EDA設計的數字鐘的VHDL語言程序，可用Max+Plus2進行編譯，仿真并下載到芯片中。

  標簽： VHDL EDA 數字 語言程序

  上傳時間： 2016-04-30

  上傳用戶：manlian

• VHDL語言設計的數字鐘 具有時分秒三段顯示免費下載

  資源簡介：VHDL語言設計的數字鐘 具有時分秒三段顯示

  標簽： VHDL 語言 數字 時分

  上傳時間： 2017-01-25

  上傳用戶：evil

• 設計一個能顯示時、分、秒的簡易數字鐘,具有時間調整功能免費下載

  資源簡介：設計一個能顯示時、分、秒的簡易數字鐘,具有時間調整功能，利用GW48－PK2系統上的數碼管顯示時間，調整時間用的按鍵也使用GW48－PK2系統上的按鍵。

  標簽： 分 數字 時間調整

  上傳時間： 2014-01-07

  上傳用戶：D&L37

• 設計一個能進行時、分、秒計時的十二小時制或二十四小時制的數字鐘免費下載

  資源簡介：設計一個能進行時、分、秒計時的十二小時制或二十四小時制的數字鐘，并具有定時與鬧鐘功能，能在設定的時間發出鬧鈴音，能非常方便地對小時、分鐘和秒進行手動調節以校準時間，每逢整點，產生報時音報時。 實驗平臺： 1. 一臺PC機； 2. MAX+PLUSII10.1。 ...

  標簽： 分 計時 數字

  上傳時間： 2013-12-09

  上傳用戶：hphh

• 設計一個能進行時、分、秒計時的十二小時制或二十四小時制的數字鐘免費下載

  資源簡介：設計一個能進行時、分、秒計時的十二小時制或二十四小時制的數字鐘，并具有定時與鬧鐘功能，能在設定的時間發出鬧鈴音，能非常方便地對小時、分鐘和秒進行手動調節以校準時間，每逢整點，產生報時音報時。實驗平臺： 1. 一臺PC機； 2. MAX+PLUSII10.1。 Veril...

  標簽： 分 計時 數字

  上傳時間： 2017-01-30

  上傳用戶：dreamboy36

• 利用MATLAB語言設計巴特沃斯數字濾波器的方法及如何實現仿真。免費下載

  資源簡介：利用MATLAB語言設計巴特沃斯數字濾波器的方法及如何實現仿真。

  標簽： MATLAB 語言 巴特沃斯 仿真

  上傳時間： 2015-06-08

  上傳用戶：ve3344

• 本文介紹了兩種分頻系數為整數或半整數的可控分頻器的設計方法。其中之一可以實現50％的奇數分頻。利用VHDL語言編程免費下載

  資源簡介：本文介紹了兩種分頻系數為整數或半整數的可控分頻器的設計方法。其中之一可以實現50％的奇數分頻。利用VHDL語言編程，并用QUARTERS||4.0進行仿真，用 FPGA 芯片實現。 關鍵詞：半整數，可控分頻器，VHDL, FPGA

  標簽： VHDL 分頻 整數 系數

  上傳時間： 2015-11-27

  上傳用戶：tyler

• 用VHDL語言設計的二輸入與非門電路,結構簡單,使用,希望能有所幫助,謝謝批評指導!免費下載

  資源簡介：用VHDL語言設計的二輸入與非門電路,結構簡單,使用,希望能有所幫助,謝謝批評指導!

  標簽： VHDL 語言 與非門電路 輸入

  上傳時間： 2016-06-22

  上傳用戶：miaochun888

• 這是用VHDL語言設計的四輸入與非門電路,很簡單,也很實用,希望對大家能有幫助,謝謝批評指導.免費下載

  資源簡介：這是用VHDL語言設計的四輸入與非門電路,很簡單,也很實用,希望對大家能有幫助,謝謝批評指導.

  標簽： VHDL 語言 與非門電路 家

  上傳時間： 2016-06-22

  上傳用戶：xhz1993

• 本書詳細介紹了VHDL語言設計數字邏輯電路和數字系統的過程和方法免費下載

  資源簡介：本書詳細介紹了VHDL語言設計數字邏輯電路和數字系統的過程和方法，并對設計中各種相關技術做了詳細的介紹，出此之外，本書提供了豐富的 實例，條理清晰，通俗易懂。

  標簽： VHDL 詳細介紹 數字邏輯電路 數字系統

  上傳時間： 2016-06-28

  上傳用戶：頂得柱

• 介紹了基于Altera 公司的CPLD 芯片FL EX10 K,以及利用VHDL 語言實現多位二進 制碼轉換成8421BCD 碼的原理、設計思路和軟件實現。免費下載

  資源簡介：介紹了基于Altera 公司的CPLD 芯片FL EX10 K,以及利用VHDL 語言實現多位二進 制碼轉換成8421BCD 碼的原理、設計思路和軟件實現。

  標簽： Altera 8421 CPLD VHDL

  上傳時間： 2016-11-03

  上傳用戶：manking0408

• 用VHDL 語言設計交通燈控制系統, 并在MAX+PLUS II 系統對FPGA/ CPLD 芯片進行下載, 由于生成的是集成化的數字電 路, 沒有傳統設計中的接線問題, 所以故障率低、可靠性高,免費下載

  資源簡介：用VHDL 語言設計交通燈控制系統, 并在MAX+PLUS II 系統對FPGA/ CPLD 芯片進行下載, 由于生成的是集成化的數字電 路, 沒有傳統設計中的接線問題, 所以故障率低、可靠性高, 而且體積小。體現了EDA 技術在數字電路設計中的優越性。

  標簽： VHDL FPGA CPLD PLUS

  上傳時間： 2013-12-28

  上傳用戶：zhengzg

• 用VHDL語言設計基于FPGA器件的高采樣率FIR濾波器,基于VHDL與CPLD器件的FIR數字濾波器的設計免費下載

  資源簡介：用VHDL語言設計基于FPGA器件的高采樣率FIR濾波器,基于VHDL與CPLD器件的FIR數字濾波器的設計

  標簽： VHDL FIR FPGA CPLD

  上傳時間： 2017-08-05

  上傳用戶：hwl453472107

• 這是用VHDL語言編寫的數字鐘。可以設置時分秒免費下載

  資源簡介：這是用VHDL語言編寫的數字鐘?？梢栽O置時分秒，還可以整點報時。

  標簽： VHDL 語言 編寫 數字

  上傳時間： 2017-08-11

  上傳用戶：zhyiroy

• 利用 VHDL 語言進行串行通信設計是一種很有效的方法 ,其原理簡單 ,可靠性高 ,又可以根據需要自行設定傳輸速率 ,與傳統的串行通信設計相比具有獨特的優勢.文章還對在軟件開發過程中應注意的事項作 免費下載

  資源簡介：利用 VHDL 語言進行串行通信設計是一種很有效的方法 ,其原理簡單 ,可靠性高 ,又可以根據需要自行設定傳輸速率 ,與傳統的串行通信設計相比具有獨特的優勢.文章還對在軟件開發過程中應注意的事項作 了說明.

  標簽： VHDL 串行 通信設計 語言

  上傳時間： 2017-08-31

  上傳用戶：zhuyibin

• 用VHDL語言設計基于FPGA器件的高采樣率FIR濾波器免費下載

  資源簡介：用VHDL語言設計基于FPGA器件的高采樣率FIR濾波器,基于VHDL與CPLD器件的FIR數字濾波器的設計

  標簽： VHDL FPGA FIR 語言

  上傳時間： 2013-08-07

  上傳用戶：ukuk

• 是基于EDA系統上的一24小時制的數字鐘設計免費下載

  資源簡介：是基于EDA系統上的一24小時制的數字鐘設計，利用EDA系統通過Quartus2直接運行。

  標簽： EDA 數字鐘設計

  上傳時間： 2014-01-11

  上傳用戶：13681659100

• 設計一帶有時間校準和時間顯示的數字鐘電路免費下載

  資源簡介：設計一帶有時間校準和時間顯示的數字鐘電路，能 顯示時、分、秒。

  標簽： 時間校準 數字 鐘電路

  上傳時間： 2014-07-13

  上傳用戶：784533221

• 采用VHDL語言設計一個4通道的數據采集控制模塊。系統的功能描述如下： 1.系統主時鐘為100 MHz。 2.數據為16位-數據線上連續2次00FF后數據傳輸開始。 3.系統內部總線寬度為8位。免費下載

  資源簡介：采用VHDL語言設計一個4通道的數據采集控制模塊。系統的功能描述如下： 1.系統主時鐘為100 MHz。 2.數據為16位-數據線上連續2次00FF后數據傳輸開始。 3.系統內部總線寬度為8位。 4.共有4個通道（ch1、ch2、ch3、ch4），每個通道配備100 Bytes的RAM，當存滿...

  標簽： VHDL 100 MHz

  上傳時間： 2013-12-25

  上傳用戶：zycidjl