Verilog 實(shí)現(xiàn)9999計(jì)數(shù)，內(nèi)有分頻模塊，計(jì)數(shù)模塊，譯碼，動(dòng)態(tài)顯示掃描等，用數(shù)碼顯示，
資源簡(jiǎn)介：Verilog 實(shí)現(xiàn)9999計(jì)數(shù)，內(nèi)有分頻模塊，計(jì)數(shù)模塊，譯碼，動(dòng)態(tài)顯示掃描等，用數(shù)碼顯示，
上傳時(shí)間： 2016-03-30
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資源簡(jiǎn)介：利用MCS51單片機(jī)89C51可以實(shí)現(xiàn)0-9999計(jì)數(shù)
上傳時(shí)間： 2013-12-28
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資源簡(jiǎn)介：用Verilog實(shí)現(xiàn)的以太網(wǎng)接口!!!!!!!!!!!!!!!!!!
上傳時(shí)間： 2013-07-13
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資源簡(jiǎn)介：Verilog實(shí)現(xiàn)一個(gè)AGC模塊，信號(hào)輸入位寬16位，通過(guò)統(tǒng)計(jì)64個(gè)輸入完成其功率的統(tǒng)計(jì)，然后根據(jù)功率大小對(duì)信號(hào)進(jìn)行縮放。
上傳時(shí)間： 2013-06-09
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資源簡(jiǎn)介：使用Verilog實(shí)現(xiàn)基于FPGA的SDRAM控制器
上傳時(shí)間： 2013-08-08
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資源簡(jiǎn)介：用Verilog實(shí)現(xiàn)的串口收發(fā)數(shù)據(jù)程序，已經(jīng)調(diào)試通過(guò)
上傳時(shí)間： 2013-08-21
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資源簡(jiǎn)介：Verilog實(shí)現(xiàn)的DDS正弦信號(hào)發(fā)生器和測(cè)頻測(cè)相模塊，DDS模塊可產(chǎn)生兩路頻率和相位差均可預(yù)置調(diào)整的值正弦波，頻率范圍為20Hz-5MHz，相位范圍為0°-359°，測(cè)量的數(shù)據(jù)通過(guò)引腳傳輸給單片機(jī)，單片機(jī)進(jìn)行計(jì)算和顯示。
上傳時(shí)間： 2013-08-28
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資源簡(jiǎn)介：用Verilog實(shí)現(xiàn)基于FPGA的通用分頻器
上傳時(shí)間： 2013-08-30
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資源簡(jiǎn)介：用Verilog實(shí)現(xiàn)8255芯片功能
上傳時(shí)間： 2013-10-31
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資源簡(jiǎn)介：Verilog實(shí)現(xiàn)ALU的源代碼，并提供了一個(gè)詳細(xì)的測(cè)試平臺(tái)！
上傳時(shí)間： 2015-03-23
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資源簡(jiǎn)介：MD5算法的Verilog實(shí)現(xiàn)，同時(shí)包含有testbench。
上傳時(shí)間： 2014-01-09
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資源簡(jiǎn)介：Verilog 實(shí)現(xiàn)的jtag ip模塊 包括了測(cè)試程序
上傳時(shí)間： 2014-12-08
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資源簡(jiǎn)介：用Verilog實(shí)現(xiàn)濾波器的功能，通過(guò)軟件綜合仿真，在利用FPGA實(shí)現(xiàn)
上傳時(shí)間： 2013-12-14
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資源簡(jiǎn)介：計(jì)算器芯片的Verilog實(shí)現(xiàn)代碼！ 時(shí)序仿真成功
上傳時(shí)間： 2015-05-10
上傳用戶：三人用菜
資源簡(jiǎn)介：用Verilog實(shí)現(xiàn)的四乘四鍵盤程序,在Quartus II上編譯通過(guò)并成功
上傳時(shí)間： 2015-05-13
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資源簡(jiǎn)介：Arbiter.v Verilog實(shí)現(xiàn) 三路請(qǐng)求，使用循環(huán)策略的仲裁器 含有看門狗電路
上傳時(shí)間： 2013-12-10
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資源簡(jiǎn)介：Verilog 實(shí)現(xiàn) 優(yōu)化的16位比較器 可以輸出大于，小于，等于。模塊化設(shè)計(jì)，可擴(kuò)展為32位
上傳時(shí)間： 2015-05-16
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資源簡(jiǎn)介：FIR濾波器的Verilog實(shí)現(xiàn)，實(shí)現(xiàn)6級(jí)流水線的程序設(shè)計(jì)。
上傳時(shí)間： 2015-06-02
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資源簡(jiǎn)介：此代碼是用Verilog實(shí)現(xiàn)的以太網(wǎng)接口,在此基礎(chǔ)上做修改,可以作為一般的以太網(wǎng)接口程序開發(fā).
上傳時(shí)間： 2014-01-20
上傳用戶：zhichenglu
資源簡(jiǎn)介：用Verilog實(shí)現(xiàn)單片機(jī)計(jì)數(shù)器 用Verilog實(shí)現(xiàn)單片機(jī)計(jì)數(shù)器
上傳時(shí)間： 2013-12-21
上傳用戶：h886166
資源簡(jiǎn)介：一個(gè)32位微處理器的Verilog實(shí)現(xiàn)源代脈,采用5級(jí)流水線和cache技術(shù).
上傳時(shí)間： 2014-12-21
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資源簡(jiǎn)介：Verilog實(shí)現(xiàn)電子時(shí)鐘模塊，輸入60Hz時(shí)鐘信號(hào)和復(fù)位，輸出時(shí)分秒，共6位，每位7段輸出用于驅(qū)動(dòng)
上傳時(shí)間： 2015-08-13
上傳用戶：王楚楚
資源簡(jiǎn)介：Verilog實(shí)現(xiàn)，UDP描述帶有異步復(fù)位的正邊沿觸發(fā)D觸發(fā)器，test測(cè)試通過(guò)
上傳時(shí)間： 2013-12-27
上傳用戶：yulg
資源簡(jiǎn)介：Verilog實(shí)現(xiàn)，串轉(zhuǎn)并通過(guò)fifo再并轉(zhuǎn)串，可以滿足輸入速率自由輸出的一半時(shí)，輸出仍可持續(xù)發(fā)送
上傳時(shí)間： 2015-08-13
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資源簡(jiǎn)介：I2C總線Verilog實(shí)現(xiàn)源碼，可以完整實(shí)現(xiàn)I2C bus的基本功能
上傳時(shí)間： 2015-08-13
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資源簡(jiǎn)介：用Verilog實(shí)現(xiàn)基于FPGA的通用分頻器
上傳時(shí)間： 2015-08-20
上傳用戶：songrui
資源簡(jiǎn)介：Verilog實(shí)現(xiàn)鎖存器，共有四個(gè)文件，包含測(cè)試文件
上傳時(shí)間： 2013-12-25
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資源簡(jiǎn)介：Verilog實(shí)現(xiàn)16*16位乘法器，帶測(cè)試文件
上傳時(shí)間： 2013-12-18
上傳用戶：天誠(chéng)24
資源簡(jiǎn)介：實(shí)現(xiàn)USB計(jì)數(shù)功能的設(shè)備驅(qū)動(dòng)程序源代碼 主要用C＋＋實(shí)現(xiàn)
上傳時(shí)間： 2013-12-29
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資源簡(jiǎn)介：這是我下的一個(gè)用Verilog實(shí)現(xiàn)的除法代碼
上傳時(shí)間： 2015-10-01
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