通過BWDSP模擬器對(duì)目前常用的幾種替換算法和大小不同的指令cache塊進(jìn)行仿真實(shí)驗(yàn)得出不同缺失率。實(shí)驗(yàn)結(jié)果表明，所提出的PLRU替換算法性能高于LRU、LFU、FIFO替換算法，并使BWDSP整體性能提高到為其他三種替換算法的1.12倍左右。
標(biāo)簽： BWDSP cache PLRU 指令
上傳時(shí)間： 2013-11-07
上傳用戶：skfreeman
cache對(duì)于CPU來說非常重要，它們是處理器和內(nèi)存等數(shù)據(jù)交換的高速緩沖地帶，可以對(duì)使用過的數(shù)據(jù)和指令進(jìn)行有選擇的保留，以便以后直接調(diào)用，這樣將大大提高系統(tǒng)的速度。
標(biāo)簽： cache
上傳時(shí)間： 2013-11-22
上傳用戶：wcl168881111111
計(jì)算機(jī)體系結(jié)構(gòu)中cache實(shí)現(xiàn)原理及解決方案的模擬程序.
標(biāo)簽： cache 計(jì)算機(jī)體系結(jié)構(gòu) 方案 模擬
上傳時(shí)間： 2015-03-29
上傳用戶：ls530720646
cache測(cè)試軟件，通過該小程序可以了解一些有關(guān)cache工作原理．
標(biāo)簽： cache 測(cè)試軟件
上傳時(shí)間： 2015-03-31
上傳用戶：SimonQQ
一個(gè)不錯(cuò)的cache，不但能夠?qū)崿F(xiàn)map的所有操作，而卻具有內(nèi)嵌的集群支持能力
上傳時(shí)間： 2015-05-12
上傳用戶：從此走出陰霾
使用LRU方法更新cache 結(jié)合數(shù)據(jù)結(jié)構(gòu)的相關(guān)知識(shí)，使用LRU的策略，對(duì)一組訪問序列進(jìn)行內(nèi)部的cache更新 并附實(shí)驗(yàn)報(bào)告
標(biāo)簽： cache LRU 更新 數(shù)據(jù)結(jié)構(gòu)
上傳時(shí)間： 2014-08-14
上傳用戶：nanxia
Arm9指令cache緩存模塊的verilog代碼，對(duì)一些做ARM硬件開發(fā)的朋友有參考價(jià)值。
標(biāo)簽： verilog cache Arm9 指令
上傳時(shí)間： 2015-06-12
上傳用戶：一諾88
cache: you will be given a char at will and you should simulate the computer s memory and cache .
標(biāo)簽： cache will and you
上傳時(shí)間： 2015-07-04
上傳用戶：CSUSheep
Blakcfin processor cache code example
標(biāo)簽： processor Blakcfin example cache
上傳時(shí)間： 2015-07-20
上傳用戶：wfeel
一個(gè)32位微處理器的verilog實(shí)現(xiàn)源代脈,采用5級(jí)流水線和cache技術(shù).
標(biāo)簽： verilog cache 微處理器 流水線
上傳時(shí)間： 2014-12-21
上傳用戶：yimoney
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