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• 用verilog實(shí)現(xiàn)的以太網(wǎng)接口免費(fèi)下載

  資源簡(jiǎn)介：用verilog實(shí)現(xiàn)的以太網(wǎng)接口!!!!!!!!!!!!!!!!!!

  標(biāo)簽： verilog 以太網(wǎng)接口

  上傳時(shí)間： 2013-07-13

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• AGC verilog實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：verilog實(shí)現(xiàn)一個(gè)AGC模塊，信號(hào)輸入位寬16位，通過統(tǒng)計(jì)64個(gè)輸入完成其功率的統(tǒng)計(jì)，然后根據(jù)功率大小對(duì)信號(hào)進(jìn)行縮放。

  標(biāo)簽： verilog AGC

  上傳時(shí)間： 2013-06-09

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• 使用verilog實(shí)現(xiàn)基于FPGA的SDRAM控制器免費(fèi)下載

  資源簡(jiǎn)介：使用verilog實(shí)現(xiàn)基于FPGA的SDRAM控制器

  標(biāo)簽： verilog SDRAM FPGA 控制器

  上傳時(shí)間： 2013-08-08

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• 用verilog實(shí)現(xiàn)的串口收發(fā)數(shù)據(jù)程序免費(fèi)下載

  資源簡(jiǎn)介：用verilog實(shí)現(xiàn)的串口收發(fā)數(shù)據(jù)程序，已經(jīng)調(diào)試通過

  標(biāo)簽： verilog 串口 收發(fā) 數(shù)據(jù)

  上傳時(shí)間： 2013-08-21

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• verilog實(shí)現(xiàn)的DDS正弦信號(hào)發(fā)生器和測(cè)頻測(cè)相模塊免費(fèi)下載

  資源簡(jiǎn)介：verilog實(shí)現(xiàn)的DDS正弦信號(hào)發(fā)生器和測(cè)頻測(cè)相模塊，DDS模塊可產(chǎn)生兩路頻率和相位差均可預(yù)置調(diào)整的值正弦波，頻率范圍為20Hz-5MHz，相位范圍為0°-359°，測(cè)量的數(shù)據(jù)通過引腳傳輸給單片機(jī)，單片機(jī)進(jìn)行計(jì)算和顯示。

  標(biāo)簽： verilog DDS 正弦信號(hào)發(fā)生器 模塊

  上傳時(shí)間： 2013-08-28

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• 用verilog實(shí)現(xiàn)基于FPGA的通用分頻器免費(fèi)下載

  資源簡(jiǎn)介：用verilog實(shí)現(xiàn)基于FPGA的通用分頻器

  標(biāo)簽： verilog FPGA 分頻器

  上傳時(shí)間： 2013-08-30

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• 用verilog實(shí)現(xiàn)8255芯片功能免費(fèi)下載

  資源簡(jiǎn)介：用verilog實(shí)現(xiàn)8255芯片功能

  標(biāo)簽： verilog 8255 芯片功能

  上傳時(shí)間： 2013-10-31

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• verilog實(shí)現(xiàn)ALU的源代碼免費(fèi)下載

  資源簡(jiǎn)介：verilog實(shí)現(xiàn)ALU的源代碼，并提供了一個(gè)詳細(xì)的測(cè)試平臺(tái)！

  標(biāo)簽： verilog ALU 源代碼

  上傳時(shí)間： 2015-03-23

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• MD5算法的verilog實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：MD5算法的verilog實(shí)現(xiàn)，同時(shí)包含有testbench。

  標(biāo)簽： verilog MD5 算法

  上傳時(shí)間： 2014-01-09

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• verilog 實(shí)現(xiàn)的jtag ip模塊 包括了測(cè)試程序免費(fèi)下載

  資源簡(jiǎn)介：verilog 實(shí)現(xiàn)的jtag ip模塊 包括了測(cè)試程序

  標(biāo)簽： verilog jtag 模塊 測(cè)試程序

  上傳時(shí)間： 2014-12-08

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• 用verilog實(shí)現(xiàn)濾波器的功能免費(fèi)下載

  資源簡(jiǎn)介：用verilog實(shí)現(xiàn)濾波器的功能，通過軟件綜合仿真，在利用FPGA實(shí)現(xiàn)

  標(biāo)簽： verilog 濾波器

  上傳時(shí)間： 2013-12-14

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• 計(jì)算器芯片的verilog實(shí)現(xiàn)代碼！ 時(shí)序仿真成功免費(fèi)下載

  資源簡(jiǎn)介：計(jì)算器芯片的verilog實(shí)現(xiàn)代碼！ 時(shí)序仿真成功

  標(biāo)簽： verilog 計(jì)算器 芯片 代碼

  上傳時(shí)間： 2015-05-10

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• 用verilog實(shí)現(xiàn)的四乘四鍵盤程序,在Quartus II上編譯通過并成功免費(fèi)下載

  資源簡(jiǎn)介：用verilog實(shí)現(xiàn)的四乘四鍵盤程序,在Quartus II上編譯通過并成功

  標(biāo)簽： verilog Quartus 鍵盤程序 編譯

  上傳時(shí)間： 2015-05-13

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• Arbiter.v verilog實(shí)現(xiàn) 三路請(qǐng)求免費(fèi)下載

  資源簡(jiǎn)介：Arbiter.v verilog實(shí)現(xiàn) 三路請(qǐng)求，使用循環(huán)策略的仲裁器 含有看門狗電路

  標(biāo)簽： Arbiter verilog

  上傳時(shí)間： 2013-12-10

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• verilog 實(shí)現(xiàn) 優(yōu)化的16位比較器 可以輸出大于免費(fèi)下載

  資源簡(jiǎn)介：verilog 實(shí)現(xiàn) 優(yōu)化的16位比較器 可以輸出大于，小于，等于。模塊化設(shè)計(jì)，可擴(kuò)展為32位

  標(biāo)簽： verilog 比較器 輸出

  上傳時(shí)間： 2015-05-16

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• FIR濾波器的verilog實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：FIR濾波器的verilog實(shí)現(xiàn)，實(shí)現(xiàn)6級(jí)流水線的程序設(shè)計(jì)。

  標(biāo)簽： verilog FIR 濾波器

  上傳時(shí)間： 2015-06-02

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• 此代碼是用verilog實(shí)現(xiàn)的以太網(wǎng)接口,在此基礎(chǔ)上做修改,可以作為一般的以太網(wǎng)接口程序開發(fā).免費(fèi)下載

  資源簡(jiǎn)介：此代碼是用verilog實(shí)現(xiàn)的以太網(wǎng)接口,在此基礎(chǔ)上做修改,可以作為一般的以太網(wǎng)接口程序開發(fā).

  標(biāo)簽： verilog 以太網(wǎng)接口 代碼 修改

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• 用verilog實(shí)現(xiàn)單片機(jī)計(jì)數(shù)器 用verilog實(shí)現(xiàn)單片機(jī)計(jì)數(shù)器免費(fèi)下載

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  標(biāo)簽： verilog 單片機(jī) 計(jì)數(shù)器

  上傳時(shí)間： 2013-12-21

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• 一個(gè)32位微處理器的verilog實(shí)現(xiàn)源代脈,采用5級(jí)流水線和cache技術(shù).免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)32位微處理器的verilog實(shí)現(xiàn)源代脈,采用5級(jí)流水線和cache技術(shù).

  標(biāo)簽： verilog cache 微處理器 流水線

  上傳時(shí)間： 2014-12-21

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• verilog實(shí)現(xiàn)電子時(shí)鐘模塊免費(fèi)下載

  資源簡(jiǎn)介：verilog實(shí)現(xiàn)電子時(shí)鐘模塊，輸入60Hz時(shí)鐘信號(hào)和復(fù)位，輸出時(shí)分秒，共6位，每位7段輸出用于驅(qū)動(dòng)

  標(biāo)簽： verilog 電子時(shí)鐘 模塊

  上傳時(shí)間： 2015-08-13

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• verilog實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：verilog實(shí)現(xiàn)，UDP描述帶有異步復(fù)位的正邊沿觸發(fā)D觸發(fā)器，test測(cè)試通過

  標(biāo)簽： verilog

  上傳時(shí)間： 2013-12-27

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• verilog實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：verilog實(shí)現(xiàn)，串轉(zhuǎn)并通過fifo再并轉(zhuǎn)串，可以滿足輸入速率自由輸出的一半時(shí)，輸出仍可持續(xù)發(fā)送

  標(biāo)簽： verilog

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• I2C總線verilog實(shí)現(xiàn)源碼免費(fèi)下載

  資源簡(jiǎn)介：I2C總線verilog實(shí)現(xiàn)源碼，可以完整實(shí)現(xiàn)I2C bus的基本功能

  標(biāo)簽： verilog I2C 總線 源碼

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• 用verilog實(shí)現(xiàn)基于FPGA的通用分頻器免費(fèi)下載

  資源簡(jiǎn)介：用verilog實(shí)現(xiàn)基于FPGA的通用分頻器

  標(biāo)簽： verilog FPGA 分頻器

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• verilog實(shí)現(xiàn)鎖存器免費(fèi)下載

  資源簡(jiǎn)介：verilog實(shí)現(xiàn)鎖存器，共有四個(gè)文件，包含測(cè)試文件

  標(biāo)簽： verilog 鎖存器

  上傳時(shí)間： 2013-12-25

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• verilog實(shí)現(xiàn)16*16位乘法器免費(fèi)下載

  資源簡(jiǎn)介：verilog實(shí)現(xiàn)16*16位乘法器，帶測(cè)試文件

  標(biāo)簽： verilog 16 乘法器

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• 這是我下的一個(gè)用verilog實(shí)現(xiàn)的除法代碼免費(fèi)下載

  資源簡(jiǎn)介：這是我下的一個(gè)用verilog實(shí)現(xiàn)的除法代碼

  標(biāo)簽： verilog 除法 代碼

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• 基于FPGA的2048點(diǎn)FFT的verilog實(shí)現(xiàn)的源代碼。免費(fèi)下載

  資源簡(jiǎn)介：基于FPGA的2048點(diǎn)FFT的verilog實(shí)現(xiàn)的源代碼。

  標(biāo)簽： verilog FPGA 2048 FFT

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• 用verilog實(shí)現(xiàn)rs232通信async_transmitter.v免費(fèi)下載

  資源簡(jiǎn)介：用verilog實(shí)現(xiàn)rs232通信async_transmitter.v

  標(biāo)簽： async_transmitter verilog 232 rs

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• 用verilog實(shí)現(xiàn)rs232 receiveri免費(fèi)下載

  資源簡(jiǎn)介：用verilog實(shí)現(xiàn)rs232 receiveri

  標(biāo)簽： receiveri verilog 232 rs

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