相 關(guān) 資 源

• 第一章 數(shù)字信號處理、計算、程序、 算法和硬線邏輯的基本概念 第二章 Verilog HDL設(shè)計方法概述 第三章 Verilog HDL的基本語法 第四章 不同抽象級別的Verilog HDL免費下載

  資源簡介：第一章 數(shù)字信號處理、計算、程序、 算法和硬線邏輯的基本概念 第二章 Verilog HDL設(shè)計方法概述 第三章 Verilog HDL的基本語法 第四章 不同抽象級別的Verilog HDL模型 第五章 基本運算邏輯和它們的Verilog HDL模型 第六章 運算和數(shù)據(jù)流動控制邏輯

  標(biāo)簽： Verilog HDL 數(shù)字信號處理 基本概念

  上傳時間： 2014-01-27

  上傳用戶：sclyutian

• 第一章 數(shù)字信號處理、計算、程序、算法和硬線邏輯的基本概念 第二章 Verilog HDL設(shè)計方法概述 第三章 Verilog HDL的基本語法 第四章 不同抽象級別的Verilog HDL模型免費下載

  資源簡介：第一章 數(shù)字信號處理、計算、程序、算法和硬線邏輯的基本概念 第二章 Verilog HDL設(shè)計方法概述 第三章 Verilog HDL的基本語法 第四章 不同抽象級別的Verilog HDL模型 第五章 基本運算邏輯和它們的Verilog HDL模型 第六章 運算和數(shù)據(jù)流動控制邏輯 第七章...

  標(biāo)簽： Verilog HDL 數(shù)字信號處理 基本概念

  上傳時間： 2016-02-08

  上傳用戶：ardager

• Verilog-HDL的數(shù)字系統(tǒng)設(shè)計入門教程CPLD篇免費下載

  資源簡介：本教程的目的是為了幫助大家進(jìn)行實戰(zhàn)演練，熟悉軟硬件的相關(guān)知識，而不是為了講解 Verilog HDL語言。所以在學(xué)習(xí)本教程之前，大家應(yīng)先學(xué)習(xí)Verilog HDL的基本語法知識和編程思想，我也寫過一個關(guān)于Verilog HDL學(xué)習(xí)建議的文章，大家可以看一下：http://www.5ifpg...

  標(biāo)簽： Verilog-HDL 數(shù)字系統(tǒng) cpld

  上傳時間： 2022-07-18

  上傳用戶：

• 《Verilog HDL程序設(shè)計與應(yīng)用》免費下載

  資源簡介：《Verilog HDL程序設(shè)計與實踐》系統(tǒng)講解了Verilog HDL的基本語法和高級應(yīng)用技巧，對于每個知識點都按照開門見山、自頂向下的方式來組織內(nèi)容，在介紹相關(guān)知識點之前，先告訴讀者其出現(xiàn)的背景、本質(zhì)特征以及應(yīng)用場景，讓讀者不僅掌握基本語法，還能夠獲得深層次...

  標(biāo)簽： Verilog HDL 程序設(shè)計

  上傳時間： 2013-11-22

  上傳用戶：wqxstar

• 《Verilog HDL程序設(shè)計與應(yīng)用》免費下載

  資源簡介：《Verilog HDL程序設(shè)計與實踐》系統(tǒng)講解了Verilog HDL的基本語法和高級應(yīng)用技巧，對于每個知識點都按照開門見山、自頂向下的方式來組織內(nèi)容，在介紹相關(guān)知識點之前，先告訴讀者其出現(xiàn)的背景、本質(zhì)特征以及應(yīng)用場景，讓讀者不僅掌握基本語法，還能夠獲得深層次...

  標(biāo)簽： Verilog HDL 程序設(shè)計

  上傳時間： 2013-11-21

  上傳用戶：silenthink

• Verilog_HDL的基本語法詳解（夏宇聞版）免費下載

  資源簡介：????????Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計的語言。用Verilog HDL描述的電路設(shè)計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結(jié)構(gòu)描述的語言。這也就是說，既可以用電路的功...

  標(biāo)簽： Verilog_HDL

  上傳時間： 2013-11-23

  上傳用戶：青春給了作業(yè)95

• Verilog_HDL的基本語法詳解（夏宇聞版）免費下載

  資源簡介：????????Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計的語言。用Verilog HDL描述的電路設(shè)計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結(jié)構(gòu)描述的語言。這也就是說，既可以用電路的功...

  標(biāo)簽： Verilog_HDL

  上傳時間： 2014-12-04

  上傳用戶：cppersonal

• 這個是Verilog的基本語法指南免費下載

  資源簡介：這個是Verilog的基本語法指南，通過這個文檔可以快速入門，也可以當(dāng)作資料進(jìn)行查閱

  標(biāo)簽： Verilog

  上傳時間： 2016-02-16

  上傳用戶：hanli8870

• 這個文件中提供了 Verilog HDL 的在ultra edit32中編程所需要的語法免費下載

  資源簡介：這個文件中提供了 Verilog HDL 的在ultra edit32中編程所需要的語法

  標(biāo)簽： Verilog ultra edit HDL

  上傳時間： 2013-12-04

  上傳用戶：R50974

• Verilog HDL的標(biāo)準(zhǔn)免費下載

  資源簡介：Verilog HDL的標(biāo)準(zhǔn)，比較詳細(xì)的語法說明

  標(biāo)簽： Verilog HDL 標(biāo)準(zhǔn)

  上傳時間： 2015-12-15

  上傳用戶：xsnjzljj

• Verilog HDL 的快速入門免費下載

  資源簡介：Verilog HDL 的快速入門，是網(wǎng)頁格式。非常實用，包括語法、運算符等方面。

  標(biāo)簽： Verilog HDL 快速入門

  上傳時間： 2017-05-22

  上傳用戶：ls530720646

• Verilog HDL的基本語法免費下載

  資源簡介：硬件描述語言，對數(shù)字電路設(shè)計的初學(xué)者有幫助

  標(biāo)簽： Verilog HDL

  上傳時間： 2013-11-21

  上傳用戶：yimoney

• Verilog HDL的基本知識--周立功Actel產(chǎn)品線免費下載

  資源簡介：概述:數(shù)字通信和自動化控制等領(lǐng)域的高速度發(fā)展和世界范圍的高技術(shù)競爭對數(shù)字系統(tǒng)提出了越來越高的要求，特別是需要設(shè)計具有實時信號處理能力的專用集成電路，要求把包括多個CPU內(nèi)核在內(nèi)的整個電子系統(tǒng)綜合到一個芯片(SOC)上。?集成電路制造工藝的發(fā)展；?知...

  標(biāo)簽： Verilog Actel HDL 基本知識

  上傳時間： 2013-10-28

  上傳用戶：pol123

• Verilog HDL的基本語法--周立功Actel產(chǎn)品線免費下載

  資源簡介：目 錄調(diào)試用的系統(tǒng)任務(wù)常用編譯預(yù)處理語句

  標(biāo)簽： Verilog Actel HDL

  上傳時間： 2013-10-18

  上傳用戶：ytulpx

• 我學(xué)jsp入門使用到的一個ppt課件講的內(nèi)容是jsp的基本語法,希望和更多的入門者一起分享 。免費下載

  資源簡介：我學(xué)jsp入門使用到的一個ppt課件講的內(nèi)容是jsp的基本語法,希望和更多的入門者一起分享 。

  標(biāo)簽： jsp 分

  上傳時間： 2013-12-21

  上傳用戶：15071087253

• C++中輸入輸出的例子,對于C++入門的學(xué)者來說有一定的參考價值,可以學(xué)習(xí)C++的基本語法免費下載

  資源簡介：C++中輸入輸出的例子,對于C++入門的學(xué)者來說有一定的參考價值,可以學(xué)習(xí)C++的基本語法

  標(biāo)簽： 輸入輸出 價值

  上傳時間： 2015-05-12

  上傳用戶：希醬大魔王

• 基于地址總線接口的四倍頻編碼器信號接口的 FPGA實現(xiàn) Verilog HDL的免費下載

  資源簡介：基于地址總線接口的四倍頻編碼器信號接口的 FPGA實現(xiàn) Verilog HDL的

  標(biāo)簽： Verilog FPGA HDL 接口

  上傳時間： 2014-08-12

  上傳用戶：ayfeixiao

• Verilog HDL的PLI子程序接口免費下載

  資源簡介：Verilog HDL的PLI子程序接口，用于與用戶C程序在2個方向上傳輸數(shù)據(jù)，可用xilinx ISE，quartusii或modelsim仿真，

  標(biāo)簽： Verilog HDL PLI 程序接口

  上傳時間： 2013-12-09

  上傳用戶：kr770906

• 學(xué)了C#的基本語法后免費下載

  資源簡介：學(xué)了C#的基本語法后，到了學(xué)習(xí)窗口，這是C#窗體設(shè)計的經(jīng)典入門教程，強烈推薦

  標(biāo)簽：

  上傳時間： 2015-07-16

  上傳用戶：daoxiang126

• 基于Verilog-HDL的硬件電路的實現(xiàn) 9.1 簡單的可編程單脈沖發(fā)生器 　　9.1.1 由系統(tǒng)功能描述時序關(guān)系 　　9.1.2 流程圖的設(shè)計 　　9.1.3 系統(tǒng)功能描述 　　免費下載

  資源簡介：基于Verilog-HDL的硬件電路的實現(xiàn) 9.1 簡單的可編程單脈沖發(fā)生器 　　9.1.1 由系統(tǒng)功能描述時序關(guān)系 　　9.1.2 流程圖的設(shè)計 　　9.1.3 系統(tǒng)功能描述 　　9.1.4 邏輯框圖 　　9.1.5 延時模塊的詳細(xì)描述及仿真 　　9.1.6 功能模塊Verilog-HDL描述...

  標(biāo)簽： Verilog-HDL 9.1 功能描述

  上傳時間： 2015-09-16

  上傳用戶：chfanjiang

• 基于Verilog-HDL的硬件電路的實現(xiàn) 9.2 具有LCD顯示單元的可編程單脈沖發(fā)生器 　　9.2.1 LCD顯示單元的工作原理 　　9.2.2 顯示邏輯設(shè)計的思路與流程 　　9.免費下載

  資源簡介：基于Verilog-HDL的硬件電路的實現(xiàn) 9.2 具有LCD顯示單元的可編程單脈沖發(fā)生器 　　9.2.1 LCD顯示單元的工作原理 　　9.2.2 顯示邏輯設(shè)計的思路與流程 　　9.2.3 LCD顯示單元的硬件實現(xiàn) 　　9.2.4 可編程單脈沖數(shù)據(jù)的BCD碼化 　　9.2.5 task的使用...

  標(biāo)簽： Verilog-HDL LCD 9.2 顯示單元

  上傳時間： 2014-06-23

  上傳用戶：xc216

• 基于Verilog-HDL的硬件電路的實現(xiàn) 9.3 脈沖計數(shù)與顯示 　　9.3.1 脈沖計數(shù)器的工作原理 　　9.3.2 計數(shù)模塊的設(shè)計與實現(xiàn) 　　9.3.3 parameter的使用免費下載

  資源簡介：基于Verilog-HDL的硬件電路的實現(xiàn) 9.3 脈沖計數(shù)與顯示 　　9.3.1 脈沖計數(shù)器的工作原理 　　9.3.2 計數(shù)模塊的設(shè)計與實現(xiàn) 　　9.3.3 parameter的使用方法 　　9.3.4 repeat循環(huán)語句的使用方法 　　9.3.5 系統(tǒng)函數(shù)$random的使用方法 　　9.3.6 脈...

  標(biāo)簽： Verilog-HDL parameter 9.3 硬件電路

  上傳時間： 2013-12-14

  上傳用戶：jeffery

• 基于Verilog-HDL的硬件電路的實現(xiàn) 9.4 脈沖頻率的測量與顯示 　　9.4.1 脈沖頻率的測量原理 　　9.4.2 頻率計的工作原理 　　9.4.3 頻率測量模塊的設(shè)計與實現(xiàn)免費下載

  資源簡介：基于Verilog-HDL的硬件電路的實現(xiàn) 9.4 脈沖頻率的測量與顯示 　　9.4.1 脈沖頻率的測量原理 　　9.4.2 頻率計的工作原理 　　9.4.3 頻率測量模塊的設(shè)計與實現(xiàn) 　　9.4.4 while循環(huán)語句的使用方法 　　9.4.5 門控信號發(fā)生模塊的設(shè)計與實現(xiàn) 　　9...

  標(biāo)簽： Verilog-HDL 9.4 脈沖 頻率

  上傳時間： 2013-12-01

  上傳用戶：frank1234

• 基于Verilog-HDL的硬件電路的實現(xiàn) 9.5 脈沖周期的測量與顯示 　　9.5.1 脈沖周期的測量原理 　　9.5.2 周期計的工作原理 　　9.5.3 周期測量模塊的設(shè)計與實現(xiàn)免費下載

  資源簡介：基于Verilog-HDL的硬件電路的實現(xiàn) 9.5 脈沖周期的測量與顯示 　　9.5.1 脈沖周期的測量原理 　　9.5.2 周期計的工作原理 　　9.5.3 周期測量模塊的設(shè)計與實現(xiàn) 　　9.5.4 forever循環(huán)語句的使用方法 　　9.5.5 disable禁止語句的使用方法 　　9....

  標(biāo)簽： Verilog-HDL 周期 9.5 脈沖

  上傳時間： 2015-09-16

  上傳用戶：皇族傳媒

• 基于Verilog-HDL的硬件電路的實現(xiàn) 9.6 脈沖高電平和低電平持續(xù)時間的測量與顯示 　　9.6.1 脈沖高電平和低電平持續(xù)時間測量的工作原理 　　9.6.2 高低電平持續(xù)時間測量模免費下載

  資源簡介：基于Verilog-HDL的硬件電路的實現(xiàn) 9.6 脈沖高電平和低電平持續(xù)時間的測量與顯示 　　9.6.1 脈沖高電平和低電平持續(xù)時間測量的工作原理 　　9.6.2 高低電平持續(xù)時間測量模塊的設(shè)計與實現(xiàn) 　　9.6.3 改進(jìn)型高低電平持續(xù)時間測量模塊的設(shè)計與實現(xiàn) 　　...

  標(biāo)簽： Verilog-HDL 低電平 9.6 時間測量

  上傳時間： 2013-11-30

  上傳用戶：chenlong

• 基于Verilog-HDL的硬件電路的實現(xiàn) 9.7 步進(jìn)電機的控制 　　9.7.1 步進(jìn)電機驅(qū)動的邏輯符號 　　9.7.2 步進(jìn)電機驅(qū)動的時序圖 　　9.7.3 步進(jìn)電機驅(qū)動的邏輯框圖免費下載

  資源簡介：基于Verilog-HDL的硬件電路的實現(xiàn) 9.7 步進(jìn)電機的控制 　　9.7.1 步進(jìn)電機驅(qū)動的邏輯符號 　　9.7.2 步進(jìn)電機驅(qū)動的時序圖 　　9.7.3 步進(jìn)電機驅(qū)動的邏輯框圖 　　9.7.4 計數(shù)模塊的設(shè)計與實現(xiàn) 　　9.7.5 譯碼模塊的設(shè)計與實現(xiàn) 　　9.7.6 步進(jìn)電...

  標(biāo)簽： Verilog-HDL 步進(jìn)電機驅(qū)動 9.7 硬件電路

  上傳時間： 2014-01-23

  上傳用戶：拔絲土豆

• 基于Verilog-HDL的硬件電路的實現(xiàn) 9.8 基于256點陣的漢字顯示 　　9.8.1 單個靜止?jié)h字顯示的設(shè)計原理及其仿真實現(xiàn) 　　9.8.2 單個靜止?jié)h字顯示的硬件實現(xiàn) 　　9免費下載

  資源簡介：基于Verilog-HDL的硬件電路的實現(xiàn) 9.8 基于256點陣的漢字顯示 　　9.8.1 單個靜止?jié)h字顯示的設(shè)計原理及其仿真實現(xiàn) 　　9.8.2 單個靜止?jié)h字顯示的硬件實現(xiàn) 　　9.8.3 多個靜止?jié)h字顯示的設(shè)計原理及其硬件實現(xiàn) 　　9.8.4 單個運動漢字顯示的設(shè)計原理...

  標(biāo)簽： Verilog-HDL 漢字顯示 9.8 256

  上傳時間： 2013-12-31

  上傳用戶：l254587896

• 熟悉SQL設(shè)計軟件的一般步驟、SQL的基本語法語句、輔助課堂教學(xué)為目的免費下載

  資源簡介：熟悉SQL設(shè)計軟件的一般步驟、SQL的基本語法語句、輔助課堂教學(xué)為目的，提高同學(xué)的編程開發(fā)軟件的能力，進(jìn)一步鞏固數(shù)據(jù)庫課程

  標(biāo)簽： SQL 設(shè)計軟件 輔助

  上傳時間： 2013-12-30

  上傳用戶：1583060504

• 基于Verilog HDL的電梯系統(tǒng)設(shè)計免費下載

  資源簡介：基于Verilog HDL的電梯系統(tǒng)設(shè)計

  標(biāo)簽： Verilog HDL 電梯 系統(tǒng)設(shè)計

  上傳時間： 2015-11-22

  上傳用戶：Divine

• 該代碼中有不少關(guān)于學(xué)習(xí)Verilog HDL的例子,對初學(xué)者有幫助免費下載

  資源簡介：該代碼中有不少關(guān)于學(xué)習(xí)Verilog HDL的例子,對初學(xué)者有幫助

  標(biāo)簽： Verilog HDL 代碼 初學(xué)者

  上傳時間： 2013-12-19

  上傳用戶：asdkin