ad9280_9708 ADDA模塊硬件資料+PDF原理圖+AD、PADS、CADENCE3中格式原理圖庫PCB封裝庫文件:原理圖庫：Library Component Count : 41Name Description----------------------------------------------------------------------------------------------------AD8065ARTAD9280ARSZRL AD9708ARUZB5S_0 C1608CT2012_0 CT2012_0_1INDUCTOR INDUCTOR_1 LED_0 LED GRN SGL 25MA 0603LQH32C_0 LQH32C_0_1 MC34063AD 1.5-A PEAK BOOST/BUCK/INVERTING SWITCHING REGULATORS, -40 to 85℃RES_ADJ_0 Single Turn Top Adjust, 3362PTL072 TLV1117-33 IC REG LDO 3.3V 1A SOT223ZDIODE_0 DIODE ZNR -- 0.2W 5.1V AEC-Q101 SOD523PCB封裝庫：Component Count : 17Component Name-----------------------------------------------3386P-1C0603DIP-2X20_2P54EC6P3L0603L1210L7373LED0603R0603R2512SMASMA_THVT_312X312SOP8SOT23-5SOT223SSOP28_0R65_10R2X7R8TSSOP28_0R65_9R7X4R4
上傳時間： 2021-12-04
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FPGA讀取OV5640攝像頭數據并通過VGA或LCD屏顯示輸出的Verilog邏輯源碼Quartus工程文件+文檔說明，FPGA型號Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。module top( input clk, input rst_n, output cmos_scl, //cmos i2c clock inout cmos_sda, //cmos i2c data input cmos_vsync, //cmos vsync input cmos_href, //cmos hsync refrence,data valid input cmos_pclk, //cmos pxiel clock output cmos_xclk, //cmos externl clock input [7:0] cmos_db, //cmos data output cmos_rst_n, //cmos reset output cmos_pwdn, //cmos power down output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b, //vga blue output sdram_clk, //sdram clock output sdram_cke, //sdram clock enable output sdram_cs_n, //sdram chip select output sdram_we_n, //sdram write enable output sdram_cas_n, //sdram column address strobe output sdram_ras_n, //sdram row address strobe output[1:0] sdram_dqm, //sdram data enable output[1:0] sdram_ba, //sdram bank address output[12:0] sdram_addr, //sdram address inout[15:0] sdram_dq //sdram data);
上傳時間： 2021-12-18
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基于FPGA設計的字符VGA LCD顯示實驗Verilog邏輯源碼Quartus工程文件+文檔說明,通過字符轉換工具將字符轉換為 8 進制 mif 文件存放到單端口的 ROM IP 核中，再從ROM 中把轉換后的數據讀取出來顯示到 VGA 上，FPGA型號Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。module top( input clk, input rst_n, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga blue );wire video_clk;wire video_hs;wire video_vs;wire video_de;wire[7:0] video_r;wire[7:0] video_g;wire[7:0] video_b;wire osd_hs;wire osd_vs;wire osd_de;wire[7:0] osd_r;wire[7:0] osd_g;wire[7:0] osd_b;assign vga_out_hs = osd_hs;assign vga_out_vs = osd_vs;assign vga_out_r = osd_r[7:3]; //discard low bit dataassign vga_out_g = osd_g[7:2]; //discard low bit dataassign vga_out_b = osd_b[7:3]; //discard low bit data//generate video pixel clockvideo_pll video_pll_m0( .inclk0 (clk ), .c0 (video_clk ));color_bar color_bar_m0( .clk (video_clk ), .rst (~rst_n ), .hs (video_hs ), .vs (video_vs ), .de (video_de ), .rgb_r (video_r ), .rgb_g (video_g ), .rgb_b (video_b ));osd_display osd_display_m0( .rst_n (rst_n ), .pclk (video_clk ), .i_hs (video_hs ), .i_vs (video_vs ), .i_de (video_de ), .i_data ({video_r,video_g,video_b} ), .o_hs (osd_hs ), .o_vs (osd_vs ), .o_de (osd_de ), .o_data ({osd_r,osd_g,osd_b} ));endmodule
上傳時間： 2021-12-18
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基于FPGA設計的sdram讀寫測試實驗Verilog邏輯源碼Quartus工程文件+文檔說明，DRAM選用海力士公司的 HY57V2562 型號,容量為的 256Mbit,采用了 54 引腳的TSOP 封裝, 數據寬度都為 16 位, 工作電壓為 3.3V,并丏采用同步接口方式所有的信號都是時鐘信號。FPGA型號Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。timescale 1ps/1psmodule top(input clk,input rst_n,output[1:0] led,output sdram_clk, //sdram clockoutput sdram_cke, //sdram clock enableoutput sdram_cs_n, //sdram chip selectoutput sdram_we_n, //sdram write enableoutput sdram_cas_n, //sdram column address strobeoutput sdram_ras_n, //sdram row address strobeoutput[1:0] sdram_dqm, //sdram data enable output[1:0] sdram_ba, //sdram bank addressoutput[12:0] sdram_addr, //sdram addressinout[15:0] sdram_dq //sdram data);parameter MEM_DATA_BITS = 16 ; //external memory user interface data widthparameter ADDR_BITS = 24 ; //external memory user interface address widthparameter BUSRT_BITS = 10 ; //external memory user interface burst widthparameter BURST_SIZE = 128 ; //burst sizewire wr_burst_data_req; // from external memory controller,write data request ,before data 1 clockwire wr_burst_finish; // from external memory controller,burst write finish
標簽： fpga sdram verilog quartus
上傳時間： 2021-12-18
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基于FPGA設計的vga顯示測試實驗Verilog邏輯源碼Quartus工程文件+文檔說明，FPGA型號Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。module top( input clk, input rst_n, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga blue );wire video_clk;wire video_hs;wire video_vs;wire video_de;wire[7:0] video_r;wire[7:0] video_g;wire[7:0] video_b;assign vga_out_hs = video_hs;assign vga_out_vs = video_vs;assign vga_out_r = video_r[7:3]; //discard low bit dataassign vga_out_g = video_g[7:2]; //discard low bit dataassign vga_out_b = video_b[7:3]; //discard low bit data//generate video pixel clockvideo_pll video_pll_m0( .inclk0(clk), .c0(video_clk));color_bar color_bar_m0( .clk(video_clk), .rst(~rst_n), .hs(video_hs), .vs(video_vs), .de(video_de), .rgb_r(video_r), .rgb_g(video_g), .rgb_b(video_b));endmodule
標簽： fpga vga顯示 verilog quartus
上傳時間： 2021-12-19
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MICRO HDMI TF卡 USBTYPE-C USB-側立式 攝像頭FPC-24P OLED屏模塊AD集成庫（原理圖庫+3D封裝庫），）.IntLib后綴文件，拆分后文件為PcbLib+SchLib格式，Altium Designer原理圖庫+PCB封裝庫，已驗證使用，可以直接應用到你的項目開發。器件列表：ANT-Rainsun-AP5120AZ1045-04F BSN20BKR N-Channel 60 V 2.8 Ohm 310 mW 0.49 nC Surface Mount Trench MosFet - SOT-23ButtonTACT_3x4x2_180ButtonCP2102 USB轉TTLESD-0402 ESDHDR2x4_2.54 HeaderLED_0402 LEDLM4871LP2992 LDOMIC Micro-HDMI Conn Micro HDMI RCP 19 POS 0.4mm Solder RA SMD 19 Terminal 1 Port Micro HDMI Embossed T/RNL27WZU04DF OLED-6432 顯示屏OV2640 Header, 24-PinQuantum-Quark-Core RJ45座 RJ45座RT9011 TF卡座 8腳自彈USB-Type-C-TOP USB-WiFi-ANTUSB-側立式 USB A Skt, Upright/Flag, R/A GF, W/kinked shell stake, tray電容-0402 Capacitor電容-0603 Capacitor電阻-0402 Resistor二極管-5B5817WS 40V晶振-4Pin-無源 2520無源選擇跳線 Resistor
上傳時間： 2022-01-09
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STC8H STC8G STC8A STC15W STC15F 系列原理圖PCB器件封裝庫文件。包含了 STC15 系列和 STC8A、8F、8G、8H 系列 MCU 的電路圖符號 庫和 pcb 封裝庫。提供 protel/altium designer、pads/powerpcb 和 orcad capture 格式Protel/Altim designer： 庫文件是用 Altium designer 20.1.10 build 176 版制作的，同時另存為 4.0 和 5.0 版 本；用 protel99se 打開 4.0 版本后再另存為 3.0 版本。以便低版本的 altium 軟件可以打 開或者導入，如 protel 99se。同樣更高版本的 altium designer 請嘗試直接打開或者導入。 盡管 3.0 版本的 PCB 庫文件已經是用 protel99se 另存為得到的，但是反過來打開 3.0 版本的庫還是可能偶爾出錯，原因不明。建議直接打開 4.0 版本（protel99 所用的版本） 的庫文件。 Pads/powerpcb： 庫文件是用 pads 9.5 版制作的，如果使用不同版本的軟件，請嘗試導入 txt 和 asc 文件。電路圖導出的文件是 3.0 格式的 txt 文件；pcb 封裝導出的是 powerpcb2005.2 版本 的 asc 文件。其他版本的 pads 軟件可以導入 txt（電路圖）和 asc（pcb 板圖）文件后， 選中全部器件，然后另存為庫文件即可。 用 powerpcb5.0 實測可行。 Orcad capture： 用 orcad capture 16.3 版制作的，只提供電路圖符號庫文件。2020.05.30 Version：1.0 1、修改了 protel/Altium designer 中 DFN8 封裝的焊盤為多層的問題，改為 top 層。 2、調整了 protel/Altium designer 的 pcb 封裝中心位置，統一為 pin 1。 3、修復了 pads/powerPCB 中 STC15W10x 和 STC15W201Sx 系列電路圖符號不能 顯示的問題。 4、pads/powerPCB 的電路圖和 PCB 庫不再提供導出文件*.ld，*.ln 等文件，改為包 含所有符號的電路圖文件和所有封裝的 PCB 電路板文件，并導出為低版本的 *.txt(電路圖)和*.asc(電路板圖)文件。以解決不同版本的兼容問題。
標簽： stc8h stc8g stc8a stc15w stc15f
上傳時間： 2022-04-16
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西門子快速采集軟件說明書，實時大數據量采集，調試分析很有幫助！！！
標簽： CMS X-Tools 快速采集軟件
上傳時間： 2022-05-01
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天線是作無線電波的發射或接收用的一種 金屬裝置。無線電通信、廣播、電視、雷達、導航、電子對抗、遙感、射電天文等工程系統，凡是利用電磁波來傳遞信息的，都依靠天線來進行工作。此外，在用電磁波傳送能量方面，非信號的能量輻射也需要天線。一般天線都具有可逆性，即同一副天線既可用作發射天線，也可用作接收天線。同一天線作為發射或接收的基本特性參數是相同的。這就是天線的互易定理。射頻天線設計TOP2.2 微帶貼片天線微帶貼片天線是由 貼在帶有金屬地板 的介質基片上的輻射貼片導體所構成的 如圖3所示，根據天線輻射特性的需要，可以設計貼片導體為各種形狀，通常貼片天線的輻射導體 與金屬地板距離為幾十分之一波長，假設輻射電場沿導體的橫向與縱向兩個方向沒有變化，僅沿約為半波長（Ag/2）的導體長度方向變化.則微帶貼片天線的輻射基本上是由貼片導體 開路邊沿的邊緣場 引起的，輻射方向基本確定，因此，一般適用于通訊方向變化不大的 RFID應用系統中，為了提高天線的性能并考慮其通訊方向性問題，人們還提出了各種不同的微帶縫隙天線，如文獻[5，6]設計了一種工作在 24 GHz的單縫隙天線和 5.9 GHz的雙縫隙天線，其輻射波為線極化波；文獻[7，81開發了一種圓極化縫隙耦合貼片天線，它是可以采用左旋圓極化和右旋圓極化來對二進制數據中的"R"進行編碼.2.3偶極子天線在遠距離耦合的 RFID應用系統中，最常用的是偶極子天線（又稱對稱振子天線）.偶極子天線及其演化形式如圖4所示，其中偶極子天線由兩段同樣粗細和等長的直導線排成一條直線構成，信號從中間的兩個端點饋入，在偶極子的兩臂上將產生一定的電流分布，這種電流分布就在天線周圍空間激發起電磁場利用麥克斯韋方程就可以求出其輻射場方程：
上傳時間： 2022-05-02
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國外經典教材，國內top高校也在使用，講解通俗易懂，適合本科或研究生作為參考資料
上傳時間： 2022-06-03
上傳用戶：ttalli
