FPGA的存儲(chǔ)器代碼的VHDL,verilog描述及測試代碼
標(biāo)簽： verilog FPGA VHDL 存儲(chǔ)器
上傳時(shí)間： 2014-01-02
上傳用戶：yy541071797
altera fpga verilog 設(shè)計(jì)的基于查找表的DCT程序及zigzag掃描程序，已經(jīng)過matlab 和modelsim 驗(yàn)證，文件中包含TESTBENCH ，直接可用
標(biāo)簽： verilog altera zigzag fpga
上傳時(shí)間： 2016-10-08
上傳用戶：362279997
FPGA VERILOG 用DCFIFO實(shí)現(xiàn) 跨時(shí)鐘域的數(shù)據(jù)傳輸，已驗(yàn)證，直接可用
標(biāo)簽： VERILOG DCFIFO FPGA 時(shí)鐘域
上傳時(shí)間： 2014-01-07
上傳用戶：jichenxi0730
alteral FPGA VERILOG 利用 ROM DCFIFO 和RAM 實(shí)現(xiàn)高速到低速時(shí)鐘域的數(shù)據(jù)傳輸 ，值得學(xué)習(xí)。
標(biāo)簽： alteral VERILOG DCFIFO FPGA
上傳時(shí)間： 2013-12-26
上傳用戶：lepoke
8051core-Verilog FPGA的51單片機(jī)內(nèi)核源代碼!
標(biāo)簽： core-Verilog 8051 FPGA 51單片機(jī)
上傳時(shí)間： 2013-12-01
上傳用戶：lacsx
用Verilog語言寫的FPGA FIFO，僅供參考。
標(biāo)簽： Verilog FPGA FIFO 語言
上傳時(shí)間： 2014-01-20
上傳用戶：klin3139
cpld/fpga常用加法器設(shè)計(jì)的verilog程序
標(biāo)簽： verilog cpld fpga 加法器
上傳時(shí)間： 2016-11-05
上傳用戶：fhzm5658
cpld/fpga RS(204,188)譯碼器的verilog程序
標(biāo)簽： verilog cpld fpga 204
上傳用戶：tyler
適用于FPGA初學(xué)者,一個(gè)流水燈的程序,用VERILOG語言寫的.
標(biāo)簽： VERILOG FPGA 初學(xué)者 流水燈
上傳時(shí)間： 2016-11-10
上傳用戶：miaochun888
FPGA與PC串口通信的Verilog HDL 程序
標(biāo)簽： Verilog FPGA HDL PC串口
上傳時(shí)間： 2016-11-16
上傳用戶：whenfly
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