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FPGA VERILOG 用DCFIFO實(shí)現(xiàn) 跨時(shí)鐘域的數(shù)據(jù)傳輸

  • 資源大?。?/b>1005 K
  • 上傳時(shí)間: 2014-01-07
  • 上傳用戶:kuoiai
  • 資源積分:2 下載積分
  • 標(biāo)      簽: VERILOG DCFIFO FPGA 時(shí)鐘域

資 源 簡(jiǎn) 介

FPGA VERILOG 用DCFIFO實(shí)現(xiàn) 跨時(shí)鐘域的數(shù)據(jù)傳輸,已驗(yàn)證,直接可用

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