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alteral FPGA VERILOG 利用 ROM DCFIFO 和RAM 實(shí)現(xiàn)高速到低速時(shí)鐘域的數(shù)據(jù)傳輸

  • 資源大小:908 K
  • 上傳時(shí)間: 2013-12-26
  • 上傳用戶:pore
  • 資源積分:2 下載積分
  • 標(biāo)      簽: alteral VERILOG DCFIFO FPGA

資 源 簡(jiǎn) 介

alteral FPGA VERILOG 利用 ROM DCFIFO 和RAM 實(shí)現(xiàn)高速到低速時(shí)鐘域的數(shù)據(jù)傳輸 ,值得學(xué)習(xí)。

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