美女诱惑一区,国产美女高潮在线,久久高清免费

fpga-jpeg-Verilog

在顯示器上顯示漢字,在FPGA上實(shí)現(xiàn),使用Verilog HDL 設(shè)計(jì),完全可是直接使用

在顯示器上顯示漢字,在FPGA上實(shí)現(xiàn),使用Verilog HDL 設(shè)計(jì),完全可是直接使用

標(biāo)簽： Verilog FPGA HDL 顯示器

上傳時(shí)間： 2014-09-04

上傳用戶：zm7516678
使用FPGA控制蜂鳴器的程序,用Verilog HDL設(shè)計(jì),可以是蜂鳴器發(fā)出各種不同的聲音

使用FPGA控制蜂鳴器的程序,用Verilog HDL設(shè)計(jì),可以是蜂鳴器發(fā)出各種不同的聲音

標(biāo)簽： Verilog FPGA HDL 蜂鳴器

上傳時(shí)間： 2013-12-21

上傳用戶：wendy15
FPGA/CPLD應(yīng)用,uart的Verilog HDL原碼

FPGA/CPLD應(yīng)用,uart的Verilog HDL原碼

標(biāo)簽： Verilog FPGA CPLD uart

上傳時(shí)間： 2013-12-28

上傳用戶：lizhizheng88
checksum fpga verilog

checksum fpga verilog

標(biāo)簽： checksum verilog fpga

上傳時(shí)間： 2014-01-22

上傳用戶：ruixue198909
crack for ModelSim, a Verilog, VHDL and mixed VHDL / Verilog CAD simulator for FPGA, board and IC de

crack for ModelSim, a Verilog, VHDL and mixed VHDL / Verilog CAD simulator for FPGA, board and IC design.

標(biāo)簽： Verilog VHDL and for

上傳時(shí)間： 2015-07-10

上傳用戶：15736969615
本原碼是基于Verilog HDL語言的FPGA原程序

本原碼是基于Verilog HDL語言的FPGA原程序，主要用于測(cè)頻率，特點(diǎn)主要是可以更快地測(cè)頻。實(shí)時(shí)性更高。

標(biāo)簽： Verilog FPGA HDL 語言

上傳時(shí)間： 2015-08-04

上傳用戶：15071087253
利用FPGA實(shí)現(xiàn)浮點(diǎn)運(yùn)算的verilog代碼希望能夠給需要做這方面研究的同仁有所幫助

利用FPGA實(shí)現(xiàn)浮點(diǎn)運(yùn)算的verilog代碼希望能夠給需要做這方面研究的同仁有所幫助

標(biāo)簽： verilog FPGA 浮點(diǎn)運(yùn)算代碼

上傳時(shí)間： 2013-12-22

上傳用戶：gyq
用Verilog實(shí)現(xiàn)基于FPGA的通用分頻器

用Verilog實(shí)現(xiàn)基于FPGA的通用分頻器

標(biāo)簽： Verilog FPGA 分頻器

上傳時(shí)間： 2015-08-20

上傳用戶：songrui
FPGA上的VERILOG語言編程。通過查找表實(shí)現(xiàn)直接數(shù)字頻率合成。在主控部分通過鍵盤選擇正弦波

FPGA上的VERILOG語言編程。通過查找表實(shí)現(xiàn)直接數(shù)字頻率合成。在主控部分通過鍵盤選擇正弦波，方波，三角波，斜波，以及四種波形的任意兩種的疊加，以及四種波形的疊加；通過控制頻率控制字C的大小，以控制輸出波形頻率，實(shí)現(xiàn)1Hz的微調(diào)；通過地址變換實(shí)現(xiàn)波形相位256級(jí)可調(diào)；通過DAC0832使波形幅值256級(jí)可調(diào)；通過FPGA內(nèi)部RAM實(shí)現(xiàn)波形存儲(chǔ)回放；并實(shí)現(xiàn)了每秒100HZ掃頻。

標(biāo)簽： VERILOG FPGA 語言編程查找表

上傳時(shí)間： 2015-09-27

上傳用戶：songrui
基于Altera公司系列FPGA(Cyclone EP1C3T144C8)、Verilog HDL、MAX7219數(shù)碼管顯示芯片、4X4矩陣鍵盤、TDA2822功放芯片及揚(yáng)聲器等實(shí)現(xiàn)了《電子線路設(shè)計(jì)&

基于Altera公司系列FPGA(Cyclone EP1C3T144C8)、Verilog HDL、MAX7219數(shù)碼管顯示芯片、4X4矩陣鍵盤、TDA2822功放芯片及揚(yáng)聲器等實(shí)現(xiàn)了《電子線路設(shè)計(jì)• 測(cè)試• 實(shí)驗(yàn)》課程中多功能數(shù)字鐘實(shí)驗(yàn)所要求的所有功能和其它一些擴(kuò)展功能。包括：基本功能——以數(shù)字形式顯示時(shí)、分、秒的時(shí)間，小時(shí)計(jì)數(shù)器為同步24進(jìn)制，可手動(dòng)校時(shí)、校分；擴(kuò)展功能——仿廣播電臺(tái)正點(diǎn)報(bào)時(shí)，任意時(shí)刻鬧鐘（選做），自動(dòng)報(bào)整點(diǎn)時(shí)數(shù)（選做）；其它擴(kuò)展功能——顯示年月日（能處理大月小月，可手動(dòng)任意設(shè)置年月日），秒表（包括開始、暫停和清零）。

標(biāo)簽： Cyclone Verilog Altera 144C

上傳時(shí)間： 2015-09-27

上傳用戶：1051290259

主站蜘蛛池模板：湖北省| 蒲城县| 城步| 枞阳县| 公主岭市| 讷河市| 金溪县| 怀远县| 大荔县| 屏山县| 政和县| 西华县| 封开县| 鹰潭市| 灵武市| 西乌| 新绛县| 陆川县| 千阳县| 南雄市| 容城县| 南充市| 手游| 北海市| 金山区| 郯城县| 上思县| 万州区| 乌鲁木齐市| 垦利县| 南投县| 哈巴河县| 贡觉县| 石楼县| 共和县| 南漳县| 庆元县| 莎车县| 常熟市| 会同县| 长岭县|