FPGA上的VERILOG語言編程。通過查找表實(shí)現(xiàn)直接數(shù)字頻率合成。在主控部分通過鍵盤選擇正弦波,方波,三角波,斜波,以及四種波形的任意兩種的疊加,以及四種波形的疊加;通過控制頻率控制字C的大小,以控制輸出波形頻率,實(shí)現(xiàn)1Hz的微調(diào);通過地址變換實(shí)現(xiàn)波形相位256級可調(diào);通過DAC0832使波形幅值256級可調(diào);通過FPGA內(nèi)部RAM實(shí)現(xiàn)波形存儲回放;并實(shí)現(xiàn)了每秒100HZ掃頻。
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