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Verilog HDL代碼書寫規范

  • Verilog HDL教程

    Verilog HDL經典教程，介紹Verilog的語法結構，用Verilog進行數字系統設計的流程及經典案例。

    標簽： Verilog HDL 教程

    上傳時間： 2018-10-13

    上傳用戶：leeh

  • 常用模塊的Verilog-HDL設計

    常用模塊的Verilog-HDL設計

    標簽： Verilog-HDL 模塊

    上傳時間： 2020-03-20

    上傳用戶：966210

  • 開關電源的PCB設計規范.PDF

    開關電源的PCB設計規范.PDF

    標簽： pcb 開關電源

    上傳時間： 2021-12-12

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  • 基于Verilog-HDL語言的時鐘設計

    基于Verilog-HDL語言的時鐘設計這是一份非常不錯的資料，歡迎下載，希望對您有幫助！

    標簽： verilog hdl

    上傳時間： 2021-12-20

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  • 基于Verilog-HDL的交通燈控制器設計

    基于Verilog-HDL的交通燈控制器設計這是一份非常不錯的資料，歡迎下載，希望對您有幫助！

    標簽： verilog hdl 交通燈控制器

    上傳時間： 2021-12-20

    上傳用戶：zhanglei193

  • 基于Verilog-HDL的DDS設計

    基于Verilog-HDL的DDS設計這是一份非常不錯的資料，歡迎下載，希望對您有幫助！

    標簽： Verilog-HDL dds hdl

    上傳時間： 2021-12-21

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  • Verilog HDL數字集成電路設計原理與應用 第2版 297頁

    高清電子書-Verilog HDL數字集成電路設計原理與應用 第2版

    標簽： verilog hdl 數字集成電路

    上傳時間： 2022-01-29

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  • FPGA Verilog HDL設計溫度傳感器ds18b20溫度讀取并通過lcd1620和數碼管顯示

    FPGA Verilog HDL設計溫度傳感器ds18b20溫度讀取并通過lcd1620和8位LED數碼管顯示的QUARTUS II 12.0工程文件，包括完整的設計文件.V源碼，可以做為你的學習及設計參考。module ds18b20lcd1602display ( Clk, Rst,      DQ,   //18B20數據端口 Txd,  //串口發送端口 LCD_Data, //lcd LCD_RS, LCD_RW, LCD_En, SMData, //數碼管段碼 SMCom   //數碼管位碼 );input Rst,Clk;output Txd,LCD_RS,LCD_En,LCD_RW;inout DQ;output[7:0] LCD_Data;output[7:0] SMData;output[3:0] SMCom;wire DataReady;//測溫完成信號wire [15:0] MeasureResult;//DS18B20測溫結果reg  [15:0] Temperature;//產生LCD的位碼和段碼LCD1602Display Gen_LCD(.resetin(Rst),.clkin(Clk),.Data16bIn(Temperature),.lcd_data(LCD_Data),.lcd_rs(LCD_RS),.lcd_rw(LCD_RW),.lcd_e(LCD_En)/*,.SMCom(SMCom)*/);//DS18B20測溫和發送  DS18B20 TmpMeasureAndTx(.Rst(Rst),.Clk(Clk),.DQ(DQ),.Txd(Txd),.FinishFlag(DataReady),.Data16b(MeasureResult));//產生數碼管的位碼和段碼SMDisplay Gen_SM(.Rst(Rst),.

    標簽： fpga verilog hdl 溫度傳感器 ds18b20 lcd1620 數碼顯示

    上傳時間： 2022-01-30

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  • 高清電子書-基于Verilog+HDL的通信系統設計

    高清電子書-基于Verilog+HDL的通信系統設計334頁

    標簽： verilog hdl 通信系統 FPGA

    上傳時間： 2022-02-16

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  • Verilog HDl語言實現CPLD-EPC240與電腦的串口通訊QUARTUS邏輯工程源碼

    Verilog HDl語言實現CPLD-EPC240與電腦的串口通訊QUARTUS邏輯工程源碼 //本模塊的功能是驗證實現和PC機進行基本的串口通信的功能。需要在//PC機上安裝一個串口調試工具來驗證程序的功能。//程序實現了一個收發一幀10個bit（即無奇偶校驗位）的串口控//制器，10個bit是1位起始位，8個數據位，1個結束//位。串口的波特律由程序中定義的div_par參數決定，更改該參數可以實//現相應的波特率。程序當前設定的div_par 的值是0x145，對應的波特率是//9600。用一個8倍波特率的時鐘將發送或接受每一位bit的周期時間//劃分為8個時隙以使通信同步.//程序的工作過程是：串口處于全雙工工作狀態，按動key1，FPGA/CPLD向PC發送“21 EDA"//字符串（串口調試工具設成按ASCII碼接受方式）；PC可隨時向FPGA/CPLD發送0-F的十六進制

    標簽： verilog hdl cpld 串口通訊 quartus

    上傳時間： 2022-02-18

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