數字集成電路設計入門 --從HDL到版圖 于敦山 北大微電子學系 Verilog完整課件，是學習verilog HDL的很好的參考資料。
上傳時間： 2013-12-23
上傳用戶：戀天使569
偽隨機序列產生器－代進位反饋移位寄存器，verilog hdl 原代碼。
上傳時間： 2014-09-05
上傳用戶：xymbian
偽隨機序列產生器－filtered 代進位反饋移位寄存器，verilog hdl 原代碼。
上傳時間： 2016-12-04
上傳用戶：愛死愛死
隨著中國二代導航系統的建設，衛星導航的應用將普及到各個行業，具有自主知識產權的衛星導航接收機的研究與設計是該領域的一個研究熱點。在接收機的設計中，對于成熟技術將利用ASIC芯片進行批量生產，該芯片是專用芯片，一旦制造成型不能改變。但是對于正在研究的接收機技術，特別是在需要利用接收機平臺進行提高接收機性能研究時，利用FPGA通用可編程門陣列芯片是非常方便的。在FPGA上的研究成果，一旦成熟可以很方便的移植到ASIC芯片，進行批量生產。本課題就是基于FPGA研究GPS并行捕獲技術的硬件電路，著重進行了其中一個捕獲通道的設計和實現。 GPS信號捕獲時間是影響GPS接收機性能的一個關鍵因素，尤其是在高動態和實時性要求高的應用中或者對弱GPS信號的捕獲方面。因此，本文在滑動相關法基礎上引出了基于FFT的并行快速捕獲方法，采用自頂向下的方法對系統進行總體功能劃分和結構設計，并采用自底向上的方法對系統進行功能實現和驗證。 本課題以Xilinx公司的Spartan3E開發板為硬件開發平臺，以ISE9.2i為軟件開發平臺，采用Verilog HDL編程實現該系統。并利用Nemerix公司的GPS射頻芯片NJ1006A設計制作了GPS中頻信號產生平臺。該平臺可實時地輸出采樣頻率為16.367MHz的GPS數字中頻信號。 本課題主要是基于采樣率變換和FFT實現對GPS C/A碼的捕獲。該算法利用平均采樣的方法，將信號的采樣率降低到1.024 MHz，在低采樣率下利用成熟的1024點FFT IP核對C/A碼進行粗捕，給出GPS信號的碼相位(精度大約為1/4碼片)和載波的多普勒頻率，符合GPS后續跟蹤的要求。 同時，由于FFT算法是以資源換取時間的方法來提高GPS捕獲速度的，所以在設計時，合理地采用FPGA設計思想與技巧優化系統。基于實用性的要求，詳細的給出了基于FFT的GPS并行捕獲各個模塊的實現原理、實現結構以及仿真結果。并達到降低系統硬件資源，能夠快速、高效地實現對GPS C/A碼捕獲的要求。 本研究是導航研究所承擔的國家863課題“利用多徑信號提高GNSS接收機性能的新技術研究”中關于接收機信號捕獲算法的一部分，對接收機的設計具有一定的參考價值。
上傳時間： 2013-07-22
上傳用戶：user08x
JPEG2000是新一代圖像壓縮標準,JPEG2000與傳統JPEG最大的不同,在于它放棄了JPEG所采用的以離散余弦變換(Discrete Cosine Transform)為主的區塊編碼方式,而采用以小波轉換(Wavelet Transform)為主的多解析編碼方式.離散小波變換算法是現代譜分析工具,在圖像處理與圖像分析領域正得到越來越廣泛的應用.由于JPEG2000標準具有復雜的算法,全部用軟件來實現將會占用很大的處理器時間開銷和內存開銷,尤其對于實時圖像傳輸和處理系統,因而用硬件電路來實現JPEG2000標準的部分或全部,就具有重要的意義,本課題的目的就是用硬件電路來實現JPEG2000標準中的離散小波變換部分,論文研究的主要工作就是設計了一個符合JPEG2000標準的、高性能的多級二維離散小波變換的硬件電路.論文研究的內容主要分為兩部分,第一部分首先分析了JPEG2000標準和離散小波變換的原理,重點研究了離散小波變換的快速算法,包括第一代小波變換所采用的卷積算法和第二代小波變換所采用的提升算法,然后具體分析了離散小波變換在JPEG2000中的具體實現.論文第二部分對兩種離散小波變換快速算法的硬件實現進行了比較,并選擇卷積濾波算法作為硬件實現的對象,并采用Daubechies9/7小波基.然后具體設計了離散小波變換的各個模塊,所有的模塊都是有硬件描述語言(Verilog HDL)來實現,經過仿真和邏輯綜合,在一塊自行設計的FPGA開發板上進行了驗證.仿真和驗證的結果表明了該小波變換的硬件電路符合JPEG2000標準,具有較高的速度和信噪比.
上傳時間： 2013-04-24
上傳用戶：h886166
本文介紹了I2C總線規范，并根據該規范對I2C進行模塊化設計，用Verilog HDL 語言對每個模塊進行具體描述，并通過模塊之間的調用，基本實現了I2C的主機從機的發送和接收功能。關
上傳時間： 2013-04-24
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隨著科學技術的不斷發展，視頻圖像處理的應用越來越廣泛，各種圖像處理算法日趨成熟，相關的硬件技術更是不斷推陳出新。現代大規模集成電路VLSI技術的迅猛發展為視頻圖像處理技術提供了硬件基礎。其中，現場可編程門陣列FPGA用于嵌入式視頻圖像處理有其獨特優勢。FPGA高性能、高集成度、低功耗的特點不僅使其具備高速CPU的性能，而且其可編程性使得設計者可以方便的通過對邏輯結構的修改和配置，完成對系統的升級。 本文根據FPGA的并行處理特點，以及其在實時圖像處理方面的優勢，進行了基于FPGA的全景圖像處理系統的設計。在設計過程中，廣泛查閱了相關資料，通過分析系統的功能，進行具體器件的選型，最后確定紅色颶風Ⅱ代開發板及其擴展板作為本系統的硬件開發平臺。然后通過編寫相應的驅動程序(I2C總線控制器、SDRAM控制器)，應用程序(視頻數據接收與存儲邏輯模塊)，實現系統圖像采集、存儲的功能。本文的所有邏輯模塊均采用Verilog HDL語言進行描述設計。 本文最后對系統進行了調試。經實驗驗證，系統達到了圖像實時采集、存儲的功能，能進行正確可靠的工作。該系統為后續的圖像處理打下了堅實的基礎，同時整個系統的邏輯模塊資源消耗只占FPGA(EP1C12)的百分之幾，剩余資源還可以來用作一些硬件算法。
上傳時間： 2013-07-02
上傳用戶：lh25584
本文以Turbo碼編譯碼器的FPGA實現為目標，對Turbo碼的編譯碼算法和用硬件語言將其實現進行了深入的研究。 首先，在理論上對Turbo碼的編譯碼原理進行了介紹，確定了Max-log-MAF算法的譯碼算法，結合CCSDS標準，在實現編碼器時，針對標準中給定的幀長、碼率與交織算法，以及偽隨機序列模塊與幀同步模塊，提出了相應解決方案；而在相應的譯碼器設計中，采用了FPGA設計中“自上而下”的設計方法，權衡硬件實現復雜度與處理時延等因素，優先考慮面積因素，提高元件的重復利用率和降低電路復雜度，來實現Turbo碼的Max-log-MAP算法譯碼。把整個系統分割成不同的功能模塊，分別闡述了實現過程。 然后，基于Verilog HDL 設計出12位固點數據的Turbo編譯碼器以及仿真驗證平臺，與用Matlab語言設計的相同指標的浮點數據譯碼器進行性能比較，得到該設計的功能驗證。 最后，研究了Tuxbo碼譯碼器幾項最新技術，如滑動窗譯碼，歸一化處理，停止迭代技術結合流水線電路設計，將改進后的譯碼器與先前設計的譯碼器分別在ISE開發環境中針對目標器件xilinx Virtex-Ⅱ500進行電路綜合，證實了這些改進技術能有效地提高譯碼器的吞吐量，減少譯碼時延和存儲器面積從而降低功耗。
上傳時間： 2013-04-24
上傳用戶：haohaoxuexi
熟練掌握Verilog HDL的十大基本功
標簽： verilog
上傳時間： 2013-05-18
上傳用戶：familiarsmile
· 內容提要 本書的鮮明特色在于幫助讀者全面、正確地理解Verilog硬件描述語言的綜合。本書以電路綜合為目標，針對各種語言結構逐一討論了其可綜合性、仿真與綜合時的語義差別以及相關的各種相關的各種用法，給出了大量示例，對各種似是而非的用法作了對比，指出了其語義差別和所綜合出的電路在功能上的差異。本書的另一特色在于詳細介紹了設計模型的優化技術和驗證技術。本書內容全面、深
上傳時間： 2013-07-01
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