華為Verilog HDL入門的一些資料
標(biāo)簽： Verilog基本電路設(shè)計(jì)指導(dǎo)書 Verilog HDL代碼書寫規(guī)范
上傳時(shí)間： 2015-09-02
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本文主要介紹了Verilog HDL 語(yǔ)言的一些基本知識(shí)，目的是使初學(xué)者能夠迅速掌握HDL 設(shè)計(jì)方法，初步了解并掌握Verilog HDL語(yǔ)言的基本要素，能夠讀懂簡(jiǎn)單的設(shè)計(jì)代碼并能 夠進(jìn)行一些簡(jiǎn)單設(shè)計(jì)的Verilog HDL建模。
上傳時(shí)間： 2017-04-08
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Verilog黃金參考指南 Verilog基礎(chǔ)知識(shí) Verilog練習(xí)題
上傳時(shí)間： 2017-08-16
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華為FPGA設(shè)計(jì)規(guī)范 VERILOG約束 編程規(guī)范時(shí)序分析等全套資料:FPGA技巧Xilinx.pdfHuaWei Verilog 約束.rarSynplify工具使用指南(華為文檔)[1].rar.rarVerilog HDL 華為入門教程.rarVerilog典型電路設(shè)計(jì) 華為.rar一種將異步時(shí)鐘域轉(zhuǎn)換成同步時(shí)鐘域的方法.pdf華為coding style.rar華為FPGA設(shè)計(jì)流程指南.doc華為FPGA設(shè)計(jì)規(guī)范.rar華為VHDL設(shè)計(jì)風(fēng)格和實(shí)現(xiàn).rar華為專利：一種快速無(wú)毛刺的時(shí)鐘倒換方法.rar華為專利：華為小數(shù)分頻.rar華為以太網(wǎng)時(shí)鐘同步技術(shù)_時(shí)鐘透?jìng)骷夹g(shù)白皮書.rar華為硬件工程師手冊(cè)目前最全版本.rar華為面經(jīng).doc華為面經(jīng).rar靜態(tài)時(shí)序分析與邏輯...pdf
上傳時(shí)間： 2021-11-05
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讓你從另一個(gè)角度看待verilog建模，感受FPGA開發(fā)的樂(lè)趣
標(biāo)簽： Verilog HDL FPGA
上傳時(shí)間： 2022-06-05
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筆者詳細(xì)的談?wù)撛S多在整合里會(huì)出現(xiàn)的微妙思路，如：如何把計(jì)數(shù)器/定時(shí)器整合在某個(gè)步驟里，從何提升模塊解讀性和擴(kuò)展性。此外，在整合篇還有一個(gè)重要的討論，那就是 for，while 和 do ... while 等循環(huán)。這些都是一些順序語(yǔ)言的佼佼者，可是在 Verilog HDL 語(yǔ)言里它們就黯然失色。整合篇所討論的內(nèi)容不單是循環(huán)而已，整合篇的第二個(gè)重點(diǎn)是理想時(shí)序和物理時(shí)序的整合。說(shuō)實(shí)話，筆者自身也認(rèn)為要結(jié)合“兩個(gè)時(shí)序”是一件苦差事，理想時(shí)序是 Verilog的行為，物理時(shí)序則是硬件的行為。不過(guò)在它們兩者之間又有微妙的 “黏糊點(diǎn)”，只要稍微利用一下這個(gè)“黏糊點(diǎn)”我們就可以非常輕松的寫出符合“兩個(gè)時(shí)序”的模塊，但是前提條件是充足了解“理想時(shí)序”。整合篇里還有一個(gè)重點(diǎn)，那就是“精密控時(shí)”。實(shí)現(xiàn)“精密控時(shí)”最笨的方法是被動(dòng)式的設(shè)計(jì)方法，亦即一邊仿真，一邊估算時(shí)鐘的控制精度。這顯然是非常“傳統(tǒng)”而且“古老”的方法，雖然有效但往往就是最費(fèi)精神和時(shí)間的。相反的，主動(dòng)式是一種講求在代碼上和想象上實(shí)現(xiàn)“精密控時(shí)”的設(shè)計(jì)方法。主動(dòng)式的設(shè)計(jì)方法是基于“理想時(shí)序”“建模技巧”和“仿順序操作”作為后盾的整合技巧。不說(shuō)筆者吹牛，如果采用主動(dòng)式的設(shè)計(jì)方法驅(qū)動(dòng) IIC 和 SDRAM 硬件，任何一段代碼都是如此合情合理。
標(biāo)簽： verilogl
上傳時(shí)間： 2022-06-13
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Verilog實(shí)例代碼
標(biāo)簽： verilog
上傳時(shí)間： 2022-07-06
上傳用戶：默默
Verilog HDL語(yǔ)言的LCD1602液晶驅(qū)動(dòng)程序
上傳時(shí)間： 2013-04-24
上傳用戶：liangrb
隨著計(jì)算機(jī)和微電子技術(shù)的飛速發(fā)展，基于數(shù)字信號(hào)處理的示波器、信號(hào)發(fā)生器、邏輯分析儀和頻譜分析儀等測(cè)量?jī)x器已經(jīng)應(yīng)用到各個(gè)領(lǐng)域并且發(fā)揮著重要作用，但這些儀器昂貴的價(jià)格阻礙了它們的普遍使用。 本文針對(duì)電子測(cè)量?jī)x器技術(shù)發(fā)展和普及的情況，結(jié)合用FPGA實(shí)現(xiàn)數(shù)字信號(hào)處理的優(yōu)勢(shì)，研究一種基于FPGA的輔助性獨(dú)立電予測(cè)量?jī)x器的軟件系統(tǒng)。這種儀器可以作為數(shù)模混合電路測(cè)試和驗(yàn)證的工具，用來(lái)觀察模擬信號(hào)波形、數(shù)字信號(hào)時(shí)序波形、模擬信號(hào)的幅度頻譜，也可以用來(lái)產(chǎn)生DDS信號(hào)。在硬件選擇上，使用具有Altera公司CycloneⅡ器件的平臺(tái)來(lái)實(shí)現(xiàn)單片DSP系統(tǒng)，這種芯片成本低廉、工作速度快、技術(shù)兼容性好；在軟件設(shè)計(jì)上，采用基于FPGA的可編程數(shù)字邏輯設(shè)計(jì)方法，這種方法具有開發(fā)難度小、功能擴(kuò)展簡(jiǎn)單等優(yōu)點(diǎn)。設(shè)計(jì)中采用的關(guān)鍵技術(shù)包括：基于FPGA和IP Core的Verilog HDL設(shè)計(jì)、數(shù)據(jù)采集、數(shù)據(jù)存儲(chǔ)、數(shù)據(jù)處理以及數(shù)據(jù)波形的實(shí)時(shí)顯示。對(duì)這些技術(shù)的研究探討不僅有理論研究?jī)r(jià)值，在科學(xué)實(shí)驗(yàn)和產(chǎn)品設(shè)計(jì)中同樣具有重要的實(shí)用價(jià)值。系統(tǒng)的設(shè)計(jì)以低資源、高性能為目標(biāo)，設(shè)計(jì)中采用了科學(xué)的模塊劃分、設(shè)計(jì)與集成的方法，在保持原四種信號(hào)處理功能不變的前提下，盡量多的節(jié)約各種FPGA資源，為實(shí)現(xiàn)低成本的輔助電子測(cè)量?jī)x器提供了可能。
標(biāo)簽： FPGA 多功能電子 測(cè)量系統(tǒng)
上傳時(shí)間： 2013-06-05
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FPGA硬件可編程語(yǔ)言verilog HDL初級(jí)入門語(yǔ)言，適用于初級(jí)學(xué)者
標(biāo)簽： VerilogHDL 入門教程
上傳時(shí)間： 2013-04-24
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