? 本書(shū)第一章的部分內(nèi)容 第 一 章 Java語(yǔ) 言 的 產(chǎn) 生 及 其 特 點(diǎn) 1.1 Java產(chǎn) 生 的 歷 史 與 現(xiàn) 狀 1.1.1 Java產(chǎn) 生 的 歷 史 Java來(lái) 自 于Sun公 司 的 一 個(gè) 叫Green的 項(xiàng) 目， 其 原 先 的 目 的 是 為 家 用 消 費(fèi) 電 子 產(chǎn) 品 開(kāi) 發(fā) 一 個(gè) 分 布 式 代 碼 系 統(tǒng)， 這 樣 我 們 可 以 把E-mail發(fā) 給 電 冰 箱、 電 視 機(jī) 等 家 用 電 器， 對(duì) 它 們 進(jìn) 行 控 制， 和 它 們 進(jìn) 行 信 息 交 流。 開(kāi) 始， 準(zhǔn) 備 采 用C++,但C++太 復(fù) 雜， 安 全 性 差， 最 后 基 于C++開(kāi) 發(fā) 一 種 新 的 語(yǔ) 言O(shè)ak(Java的 前 身)，Oak是 一 種 用 于 網(wǎng) 絡(luò) 的 精 巧 而 安 全 的 語(yǔ) 言，Sun公 司 曾 依 此 投 標(biāo) 一 個(gè) 交 互 式 電 視 項(xiàng) 目， 但 結(jié) 果 是 被SGI打 敗
標(biāo)簽： Java 1.1 分
上傳時(shí)間： 2015-06-22
上傳用戶：songyue1991
Verilog HDL編寫的CPU模型，很經(jīng)典，比較通用
標(biāo)簽： Verilog HDL CPU 編寫
上傳時(shí)間： 2013-12-24
上傳用戶：龍飛艇
Verilog HDL編寫的總線功能模型，十分有用，需要的下載
標(biāo)簽： Verilog HDL 編寫 總線
上傳時(shí)間： 2013-12-20
上傳用戶：ls530720646
DelphiPackage實(shí)用集錦 動(dòng)態(tài)數(shù)據(jù)模組 設(shè)計(jì)模式重整技術(shù)運(yùn)用實(shí)例 以DelphiPackage架構(gòu)多人開(kāi)發(fā)應(yīng)用程式環(huán)境
標(biāo)簽： DelphiPackage 集錦 動(dòng)態(tài)數(shù)據(jù) 模組
上傳時(shí)間： 2014-11-22
上傳用戶：GHF
51單片機(jī)的FIFO(先入先出)循環(huán)隊(duì)列實(shí)現(xiàn)
標(biāo)簽： FIFO 51單片機(jī) 循環(huán) 隊(duì)列
上傳時(shí)間： 2014-01-10
上傳用戶：xuanjie
Verilog HDL實(shí)現(xiàn)的I2C Slave模擬
標(biāo)簽： Verilog Slave HDL I2C
上傳時(shí)間： 2014-11-17
上傳用戶：ztj182002
完整的用VERILOG語(yǔ)言開(kāi)發(fā)的USB2.0 IP核源代碼，包括文檔、仿真文件
標(biāo)簽： VERILOG USB 2.0 IP核
上傳時(shí)間： 2015-07-09
上傳用戶：維子哥哥
Verilog HDL編寫的串并轉(zhuǎn)換。采用iout類型口。包含源文件和測(cè)試文件。用Modsim編譯。
標(biāo)簽： Verilog Modsim iout HDL
上傳時(shí)間： 2014-01-15
上傳用戶：lanwei
<Java手機(jī)程式設(shè)計(jì)入門>詳細(xì)介紹j2me手機(jī)程序設(shè)計(jì)以及相關(guān)其他開(kāi)發(fā)設(shè)計(jì)模式
標(biāo)簽： Java j2me lt gt
上傳時(shí)間： 2015-07-21
上傳用戶：dave520l
本原碼是基于Verilog HDL語(yǔ)言的FPGA原程序，主要用于測(cè)頻率，特點(diǎn)主要是可以更快地測(cè)頻。實(shí)時(shí)性更高。
標(biāo)簽： Verilog FPGA HDL 語(yǔ)言
上傳時(shí)間： 2015-08-04
上傳用戶：15071087253
蟲(chóng)蟲(chóng)下載站版權(quán)所有 京ICP備2021023401號(hào)-1
