一個很好的利用verilog編程實現的cpu程序，一定要好好利用。
標簽： verilog cpu 編程實現 程序
上傳時間： 2015-04-20
上傳用戶：luopoguixiong
編了個8*8位的fifo數據緩沖器的vhdl源程序，是經過quartusII4.2編譯成功的程序。。希望能跟各位交流
標簽： fifo vhdl 數據緩沖器 源程序
上傳時間： 2015-04-29
上傳用戶：chens000
systemverilog編寫的fifo例子
標簽： systemverilog fifo 編寫
上傳時間： 2014-11-17
上傳用戶：dapangxie
設計一個比例控制器去對閉迴路轉移函數做控制。
標簽： 比例 控制器 控制
上傳時間： 2015-05-08
上傳用戶：拔絲土豆
用verilog語言實現的ARM7處理器的標準內核的源代碼程序,nnARM, 具有很好的參考價值
標簽： verilog nnARM ARM7 語言
上傳時間： 2015-05-10
上傳用戶：wanghui2438
HDL 編碼風格與編碼指導,介紹了詳細的vhdl和verilog hdl語言的編程風格
標簽： verilog vhdl HDL hdl
上傳時間： 2014-01-05
上傳用戶：古谷仁美
維特比解碼器低功耗設計verilog編碼完整的程序可直接用
標簽： verilog 解碼器 低功耗設計 編碼
上傳時間： 2013-12-18
上傳用戶：silenthink
verilog 實現 優化的16位比較器 可以輸出大于，小于，等于。模塊化設計，可擴展為32位
標簽： verilog 比較器 輸出
上傳時間： 2015-05-16
上傳用戶：dongbaobao
Oracle9iデータベース物理設計方針表領域編
標簽： Oracle9i 物理
上傳時間： 2015-05-23
上傳用戶：liansi
PCB Layout Rule Rev1.70, 規範內容如附件所示, 其中分為: 為確保產品之製造性, R&D在設計階段必須遵循Layout相關規範, 以利製造單位能順利生產, 確保產品良率, 降低因設計而重工之浪費.
標簽： Layout 1.70 Rule PCB
上傳用戶：it男一枚
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