16位加法器的流水線計算,verilog代碼，用于FPGA平臺。
標簽： verilog 加法器 代碼 流水線
上傳時間： 2013-12-18
上傳用戶：維子哥哥
Viterbi算法的Verilog源代碼。
標簽： Viterbi Verilog 算法 源代碼
上傳時間： 2014-01-07
上傳用戶：asdfasdfd
SPI協議的VHDL/Verilog語言實現。
標簽： Verilog VHDL SPI 協議
上傳時間： 2015-08-16
上傳用戶：baiom
曼碼解碼的Verilog代碼.可以多平臺運行,此是第一部分,共四部分.
標簽： Verilog 分 解碼 代碼
上傳時間： 2015-08-19
上傳用戶：GavinNeko
此是進行循環冗余效驗的Verilog編碼，適合多種標準，如CRC16
標簽： Verilog 循環冗余 編碼
上傳時間： 2013-12-22
上傳用戶：refent
這是一組Verilog的代碼小程序，適合新手練習使用．
標簽： Verilog 代碼 程序
上傳用戶：dsgkjgkjg
用Verilog實現基于FPGA的通用分頻器
標簽： Verilog FPGA 分頻器
上傳時間： 2015-08-20
上傳用戶：songrui
verilog實現鎖存器，共有四個文件，包含測試文件
標簽： verilog 鎖存器
上傳時間： 2013-12-25
上傳用戶：wpwpwlxwlx
verilog HDL實現先進先出棧，不含測試文件
標簽： verilog HDL 棧
上傳用戶：rocwangdp
verilog實現16*16位乘法器，帶測試文件
標簽： verilog 16 乘法器
上傳用戶：天誠24
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