偏移正交相移鍵控(OQPSK：Offset Quadrature Phase Shift Keying)調制技術是一種恒包絡調制技術，具有頻譜利用率高、頻譜特性好等特點，廣泛應用于衛星通信和移動通信領域。 論文以某型偵收設備中OQPSK解調器的全數字化為研究背景，設計并實現了基于FPGA的全數字OQPSK調制解調器，其中調制器主要用于仿真未知信號，作為測試信號源。論文研究了全數字OQPSK調制解調的基本算法，包括成形濾波器、NCO模型、載波恢復、定時恢復等；完成了整個調制解調算法的MATLAB仿真。在此基礎上，采用VHDL硬件描述語言在Xilinx公司ISE7.1開發環境下設計并實現了各個算法模塊，并在硬件平臺上加以實現。通過實際現場測試，實現了對所偵收信號的正確解調。論文還實現了解調器的百兆以太網接口，使得系統可以方便地將解調數據發送給計算機進行后續處理。
上傳時間： 2013-06-30
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運動控制技術是機電一體化的核心部分，提高運動控制技術水平對于提高我國的機電一體化技術具有至關重要的作用。運動控制技術的發展是制造自動化前進的旋律，是推動新的產業革命的關鍵技術。對于數控系統來說，最重要的是控制各個電機軸的運動，這是運動控制器接收并依照數控裝置的指令來控制各個電機軸運動從而實現數控加工的，數據加工中的定位控制精度、速度調節的性能等重要指標都與運動控制器直接相關。目前對數控系統的研究都集中在插入PC的NC控制器的研究上，而其核心部分就是對步進、伺服電機進行控制的運動控制卡的研究。對PC-NC來說，運動控制卡的性能很大程度上決定了整個數控系統的性能，而微電子和數字信號處理技術的發展及其應用，使運動控制卡的性能得到了不斷改進，集成度和可靠性大大提高。 本課題通過對運動控制技術的深入研究，并針對國內運動控制技術的研究起步較晚的現狀，結合當前運動控制領域的具體需要，緊跟當前運動控制技術研究的發展趨勢，吸收了數控技術和相關運動控制技術的最新成果，提出了基于PCI和FPGA的方案，研制了一款比較新穎的、功能強大的、具有很大柔性的四軸多功能運動控制卡。 本課題的具體研究主要有以下幾方面： 首先，通過對運動控制卡及運動控制系統等行業現狀的全面調研，和對運動控制技術的深入學習，在比較了幾種常用的運動控制方案的基礎上，提出了基于FPGA的運動控制設計方案，并規劃了板卡的總體設計。 其次，根據總體設計，規劃了板卡的結構，詳細劃分并實現了FPGA各部分的功能；利用光電隔離原理設計了數字輸入/輸出電路。 再次，利用FPGA的資源實現了PCI從設備接口，達到跟控制卡通信的目的，針對運動控制中的一些具體問題，如運動平穩性、實時控制以及多軸聯動等，在FPGA上設計了四軸運動控制電路，定義了各個寄存器的具體功能，設計了功能齊全的加／減速控制電路、變頻分配電路、倍頻分頻電路和三個功能各異的計數器電路等，自動降速點運動、A／B相編碼器倍頻計數電路等特殊功能。最后，進行了本運動控制卡的測試，從測試和應用結果來看，該卡達到預期的要求。
上傳時間： 2013-07-27
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現代通信系統對帶寬和數據速率的要求越來越高，超寬帶(ultra-wideband，UWB)通信以其傳輸速率高、空間容量大、成本低、功耗低的優點，成為解決企業、家庭、公共場所等高速因特網接入的需求與越來越擁擠的頻率資源分配之間的矛盾的技術手段。 論文主要圍繞兩方面展開分析：一是介紹用于UWB無載波脈沖調制及直接序列碼分多址調制(DS-CDMA)的新型脈沖，即Hermite正交脈沖，并且分析了這種構建UWB多元通信和多用戶通信的系統性能。二是分析了UWB的多帶頻分復用物理層提案(MBOA)的調制技術，并在FPGA上實現了調制模塊。正交Hermite脈沖集被提出用于UWB的M元雙正交調制系統，獲得高數據速率。調整脈沖的脈寬因子和中心頻率能使脈沖滿足FCC的頻譜要求。M元雙正交調制的接收機需要M/2個相關器，遠比M元正交調制所需的相關器數量少。誤碼率一定時，維數M的增加可獲得高的比特率和低的信噪比。雖然高階的Hermite脈沖易受抖動時延的影響，但當抖動時延范圍小于0.02ns時，其影響較為不明顯。本文認為1～8階的Hermite脈沖皆可用，可構成16元雙正交系統。 正交Hermite脈沖集也可以構造UWB多用戶系統。各用戶的信息用不同的Hermite脈沖同時傳輸，其多用戶的誤比特率上限低于高斯單脈沖構成的PPM多用戶系統的誤比特率，所以其系統性能更優。正交Hermite脈沖還可以用于UWB的DS-CDMA調制，在8個脈沖可用的情況下，最多可容64個用戶同時通信。 基于MBOA提出的UWB物理層協議，本文用Verilog硬件語言實現了調制與解調結構，并用Modelsim做了時序驗證。用Verilog編程實現的輸出數據與Matlab生成的UWB建模的輸出結果一致。為了達到UWBMB-OFDM系統的FFT處理器的要求，一個混和基多通道流水線的FFT算法結構被提出。其有效的實現方法也被提出。這種結構采用多通道以獲得高的數據吞吐量。此外，它用于存儲和復數乘法器的硬件損耗相比其他的FFT處理器是最少的。高基的FFT蝶算減少了復數乘法器的數量。在132MHz的工作頻率下，整個128點FFT變換在此結構模式下只需要242.4ns,滿足了MBOA的要求。
上傳時間： 2013-07-29
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Reed-Solomon碼(簡稱RS碼)是一種具有很強糾正突發和隨機錯誤能力的信道編碼方式，在深空通信、移動通信、磁盤陣列以及數字視頻廣播(DVB)等系統中具有廣泛的應用。 本文簡要介紹了有限域基本運算的算法和常用的RS編碼算法，分析了改進后的Euclid算法和改進后的BM算法，針對改進后的BM算法提出了一種流水線結構的譯碼器實現方案并改進了該算法的實現結構，在譯碼器復雜度和譯碼延時上作了折衷，降低了譯碼器的復雜度并提高了譯碼器的最高工作頻率。在Xilinx公司的Virtex-Ⅱ系列FPGA上設計實現了RS(255,239)編譯碼器，證明了該方案的可行性。
上傳時間： 2013-06-11
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本課題首先研究了常規的RS譯碼器的算法，確定在關鍵方程的計算中采用一種新改進的BM算法，然后提出了基于復數基的有限域快速并行乘法器和利用冪指數相減進行除法計算的有限域除法器，通過這些優化方法提高了RS譯碼器的速度，減少了譯碼延時和硬件資源使用，最后利用VHDL硬件描述語言在FPGA上實現了流水線處理的RS(255,223)譯碼器。 本課題實現的RS(255,223)硬件譯碼器的性能在國內具有領先水平，對我國以后航天項目高速數據傳輸系統的設計有著很大的意義。
上傳時間： 2013-06-29
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本文對于全并行Viterbi譯碼器的設計及其FPGA實現方案進行了研究，并最終將用FPGA實現的譯碼器嵌入到某數字通信系統之中?！ ∈紫冉榻B了卷積碼及Viterbi譯碼算法的基本原理，并對卷積碼的糾錯性能進行了理論分析。接著介紹了Viterbi譯碼器各個模塊實現的一些經典算法，對這些算法的硬件結構設計進行優化并利用FPGA實現，而后在QuartusⅡ平臺上對各模塊的實現進行仿真以及在Matlab平臺上對結果進行驗證。最后給出Viterbi譯碼模塊應用在實際系統上的誤碼率測試性能結果?！ y試結果表明，系統的誤碼率達到了工程標準的要求，從而驗證了譯碼器設計的可靠性，同時所設計的基于FPGA實現的全并行Viterbi譯碼器適用于高速數據傳輸的應用場合。
上傳時間： 2013-07-30
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逆變控制器的發展經歷從分立元件的模擬電路到以專用微處理芯片（DSP/MCU）為核心的電路系統，并從數?；旌想娐愤^渡到純數字控制的歷程。但是，通用微處理芯片是為一般目的而設計，存在一定局限。為此，近幾年來逆變器專用控制芯片（ASIC）實現技術的研究越來越受到關注，已成為逆變控制器發展的新方向之一。本文利用一個成熟的單相電壓型PWM逆變器控制模型，圍繞逆變器專用控制芯片ASIC的實現技術，依次對專用芯片的系統功能劃分，硬件算法，全系統的硬件設計及優化，流水線操作和并行化，芯片運行穩定性等問題進行了初步研究。首先引述了單相電壓型PWM逆變器連續時間和離散時間的數學模型，以及基于極點配置的單相電壓型PWM逆變器電流內環電壓外環雙閉環控制系統的設計過程，同時給出了仿真結果，仿真表明此系統具有很好的動、靜態性能，并且具有自動限流功能，提高了系統的可靠性。緊接著分析了FPGA器件的特征和結構。在給出本芯片應用目標的基礎上，制定了FPGA目標器件的選擇原則和芯片的技術規格，完成了器件選型及相關的開發環境和工具的選取。然后系統闡述了復雜FPGA設計的設計方法學，詳細介紹了基于FPGA的ASIC設計流程，概要介紹了僅使用QuartusII的開發流程，以及Modelsim、SynplifyPro、QuartusII結合使用的開發流程。在此基礎上，進行了芯片系統功能劃分，針對：DDS標準正弦波發生器，電壓電流雙環控制算法單元，硬件PI算法單元，SPWM產生器，三角波發生器，死區控制器，數據流/控制流模塊等逆變器控制硬件算法/控制單元，研究了它們的硬件算法，完成了模塊化設計。分析了全數字鎖相環的結構和模型，以此為基礎，設計了一種應用于逆變器的，用比例積分方法替代傳統鎖相系統中的環路濾波，用相位累加器實現數控振蕩器（DCO）功能的高精度二階全數字鎖相環（DPLL）。分析了“流水線操作”等設計優化問題，并針對逆變器控制系統中，控制系統算法呈多層結構，且層與層之間還有數據流聯系，其執行順序和數據流的走向較為復雜，不利于直接采用流水線技術進行設計的特點，提出一種全新的“分層多級流水線”設計技術，有效地解決了復雜控制系統的流水線優化設計問題。本文最后對芯片運行穩定性等問題進行了初步研究。指出了設計中的“競爭冒險”和飽受困擾之苦的“亞穩態”問題，分析了產生機理，并給出了常用的解決措施。
上傳時間： 2013-05-28
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數字相關器是無線數字接收機的重要組成部分,它主要用于對中頻數字化后的信號進行解調和同步,從而恢復出原始的基帶數據.本文的重點是如何高效的實現無線通信接收系統中數字中頻部分,主要研究如何對MSK信號進行正確、有效、實時的解調,其內容包括1.MSK信號簡介及分析,研究其特征,以便有效的對其解調.2.對解調技術中涉及的重點模塊,比如NCO、CORDIC算法等做了理論上的介紹與分析.3.MSK信號的數字解調技術,比較了各種解調技術,主要是正交解調和差分解調,分析了它們的優勢和劣勢,并進行了仿真驗證.4.在FPGA中實現了數字中頻系統的各個關鍵模塊.5.最終的解調模塊在實際的PCB基板上調試通過,并應用在實際產品中.
上傳時間： 2013-06-21
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Turbo碼是一類并行級聯的系統卷積碼，它是在綜合級聯碼、最大后驗概率(MAP)譯碼、軟輸入軟輸出及迭代譯碼等理論基礎上的一種創新。Turbo碼的基本原理是通過對編碼器結構的巧妙設計，多個子碼通過交織器隔離進行并行級聯編碼輸出，增大了碼距。譯碼器則以類似內燃機引擎廢氣反復利用的機理進行迭代譯碼以反復利用有效信息流，從而獲得卓越的糾錯能力。計算機仿真表明，Turbo碼不但在加性高斯噪聲信道下性能優越，而且具有很強的抗衰落、抗干擾能力，當交織長度足夠長時，其糾錯性能接近香農極限。 FPGA(FieldProgrammableGateArray)，即現場可編程門陣列，是在PAL、GAL、EPLD等可編程器件的基礎上進一步發展的產物。FPGA技術具有大規模、高集成度、高可靠性、設計周期短、投資小、靈活性強等優點，逐步成為復雜數字硬件電路設計的理想選擇。 本論文以東南大學移動通信實驗室B3G課題組提出的“支持多天線的廣義多載波無線傳輸技術”(MIMO-GMC)為背景，分析了Turbo譯碼算法，并針對MIMO-GMC系統的迭代接收機中所采用的外信息保留和聯合檢測譯碼迭代的特點，完成了采用滑動窗Log-MAP算法的軟輸入、軟輸出的Turbo譯碼器的設計。整個譯碼器模塊的設計采用Verilog語言描述，并在VirtexⅡPro系列FPGA芯片上實現。
上傳時間： 2013-04-24
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隨著對高處理能力、網絡通信、實時多任務,超低功耗這些需求的增長,傳統8位處理器已經不能滿足新產品的要求了,高端嵌入式處理器已經得到了普遍的重視和應用.ARM是目前嵌入式領域應用最廣泛的RISC微處理器結構,該文研究了基于ARM處理器的嵌入式系統的開發,介紹了利用一款ARM微處理器和FPGA設計的四路E1中繼板卡的硬件結構和工作原理,并在這個硬件平臺上進行軟件開發的過程.該四路E1收發器能夠提供四條E1鏈路,把帶寬從2Mbps提高到8Mbps,能夠同時負載120個用戶的通信,解決了數字環路系統中卡槽數目限制的問題.目前,建立在G. 703基礎上的El接口在分組網、幀中繼網、GSM移動基站及軍事通信中得到廣泛的應用,傳送語音信號、數據、圖像等業務.文中首先分析了當前數字環路系統的發展現狀和趨勢,隨著網絡通信的用戶數目及信息量的猛增,拓寬數據傳輸的通道是一項研究熱點,這是開發四路E1收發器的一個目的.接著敘述了數字環路系統的結構和工作原理,即四路E1收發器的應用環境,著重介紹了四路E1板卡在整個系統中所扮演的角色和嵌入式處理器ARM的體系結構和特點,鑒于數據傳輸中對時鐘的要求比較嚴格,該文還介紹了FPGA技術,應用它主要是為系統提供各個精確的時鐘.然后,在分析了四路E1收發器的工作原理和比較了各類處理器特點的基礎上,提出了四路E1收發器的硬件設計,分別介紹了時鐘模塊、系統接口電路、存儲系統模塊、四通道E1合成器模塊、CPU模塊以及時隙交換模塊.接著,在研究分析了G.703和G.704等通信協議后,再根據系統要求提出了四路E1收發器的軟件設計.先介紹了實時操作系統RTXC,詳細闡述了ARM處理器啟動代碼程序的設計,然后給出了在此操作系統下軟件設計的整體結構,分四個任務分別闡述此軟件功能,其中詳細介紹了信令處理模塊、接口中斷處理模塊、系統運行監測模塊和RC消息LC消息處理模塊.最后介紹了軟件和硬件的調試方法以及設計過程中的調試開發過程,整個系統設計完成后,經過反復調試、測驗已達到了預期的效果,現正投入使用中.
上傳時間： 2013-04-24
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