本文對于全并行Viterbi譯碼器的設計及其FPGA實現方案進行了研究，并最終將用FPGA實現的譯碼器嵌入到某數字通信系統之中。 首先介紹了卷積碼及Viterbi譯碼算法的基本原理，并對卷積碼的糾錯性能進行了理論分析。接著介紹了Viterbi譯碼器各個模塊實現的一些經典算法，對這些算法的硬件結構設計進行優化并利用FPGA實現，而后在QuartusⅡ平臺上對各模塊的實現進行仿真以及在Matlab平臺上對結果進行驗證。最后給出Viterbi譯碼模塊應用在實際系統上的誤碼率測試性能結果。 測試結果表明，系統的誤碼率達到了工程標準的要求，從而驗證了譯碼器設計的可靠性，同時所設計的基于FPGA實現的全并行Viterbi譯碼器適用于高速數據傳輸的應用場合。
資源簡介：
上傳時間：
上傳用戶：
資源簡介：
上傳時間：
上傳用戶：
資源簡介：
上傳時間：
上傳用戶：
資源簡介：
上傳時間：
上傳用戶：
資源簡介：
上傳時間：
上傳用戶：
資源簡介：
上傳時間：
上傳用戶：
資源簡介：
上傳時間：
上傳用戶：
資源簡介：
上傳時間：
上傳用戶：
資源簡介：
上傳時間：
上傳用戶：
資源簡介：
上傳時間：
上傳用戶：
資源簡介：
上傳時間：
上傳用戶：
資源簡介：
上傳時間：
上傳用戶：
資源簡介：
上傳時間：
上傳用戶：
資源簡介：
上傳時間：
上傳用戶：
資源簡介：
上傳時間：
上傳用戶：
資源簡介：
上傳時間：
上傳用戶：
資源簡介：
上傳時間：
上傳用戶：
資源簡介：
上傳時間：
上傳用戶：
資源簡介：
上傳時間：
上傳用戶：
資源簡介：
上傳時間：
上傳用戶：
資源簡介：
上傳時間：
上傳用戶：
資源簡介：
上傳時間：
上傳用戶：
資源簡介：
上傳時間：
上傳用戶：
資源簡介：
上傳時間：
上傳用戶：
資源簡介：
上傳時間：
上傳用戶：
資源簡介：
上傳時間：
上傳用戶：
資源簡介：
上傳時間：
上傳用戶：
資源簡介：
上傳時間：
上傳用戶：
資源簡介：
上傳時間：
上傳用戶：
資源簡介：
上傳時間：
上傳用戶：
