<li id="60808"></li> 高速串并轉(zhuǎn)換器的設(shè)計是FPGA 設(shè)計的一個重要方面,傳統(tǒng)設(shè)計方法由于采用FPGA 的內(nèi)部邏輯資源來實現(xiàn),從而限制了串并轉(zhuǎn)換的速度。該研究以網(wǎng)絡(luò)交換調(diào)度系統(tǒng)的FGPA 驗證平臺中多路高速串并轉(zhuǎn)換器的設(shè)計為例,詳細闡述了1 :8DDR 模式下高速串并轉(zhuǎn)換器的設(shè)計方法和16 路1 :8 串并轉(zhuǎn)換器的實現(xiàn)。結(jié)果表明,采用Xilinx Virtex24 的ISERDES 設(shè)計的多路串并轉(zhuǎn)換器可以實現(xiàn)800 Mbit/ s 輸入信號的串并轉(zhuǎn)換,并且減少了設(shè)計復(fù)雜度,縮短了開發(fā)周期,能滿足設(shè)計要求。關(guān)鍵詞:串并轉(zhuǎn)換;現(xiàn)場可編程邏輯陣列;Xilinx ; ISERDES
標(biāo)簽： FPGA 多路 串并轉(zhuǎn)換
上傳時間： 2013-11-03
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設(shè)計工程師通常在FPGA上實現(xiàn)FIFO(先進先出寄存器)的時候，都會使用由芯片提供商所提供的FIFO。但是，由于其通用性使得其針對性變差，某些情況下會變得不方便或者將增加硬件成本。此時，需要進行自行FIFO設(shè)計。本文提供了一種基于信元的FIFO設(shè)計方法以供設(shè)計者在適當(dāng)?shù)臅r候選用。這種方法也適合于不定長包的處理。
標(biāo)簽： FPGA FIFO 信元 設(shè)計方法
上傳時間： 2013-11-05
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實習(xí)目的 本實驗將練習(xí)如何運用 DSP EVM 產(chǎn)生弦波。使學(xué)生能夠加深瞭解 TMS320C6701 EVM 發(fā)展系統(tǒng)的基本操作，及一些周邊的運作。 藉由產(chǎn)生弦波的實驗，學(xué)習(xí)如何使用硬體及軟體。在軟體部份，使 用 Code Composer Studio（CCS） ，包含 C 編輯器、連接器（linker）和 TI 所提供的C源始碼偵錯器（debugger） 。在硬體部份包括TMS320C67 的 浮點 DSP 和在 EVM 板子上的類比晶片。
上傳時間： 2016-05-05
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摘要:分析了影響同步電動機矢m:控制電流控制環(huán)動態(tài)特性的主要因索.指出同步電動機反電動勢是 其中最重要的{一擾因索針對通常采用的F I(比例一積分)電流調(diào) y器因下作頻帶的限制無法在較高轉(zhuǎn)速時 抑制反電動勢的影響.提出了前饋補償和變電流環(huán)增益的設(shè)計方法.少}應(yīng)用于基于數(shù)-f_信寫處理器的矢m:控 制系統(tǒng)給出了系統(tǒng)結(jié)構(gòu)及軟硬件設(shè)計方案實驗結(jié)果表明.該系統(tǒng)硬件簡的一控制精l夏高.動態(tài)}h I能良好（.caj)
標(biāo)簽： 同步電動機 電流 分 動態(tài)特性
上傳時間： 2016-05-22
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C語言的開發(fā)模式, 是編寫.c的Source Code, 再經(jīng)由Compiler編譯成Object Code。所謂Object Code指的是和硬體相關(guān)的機器指令, 也就是說當(dāng)我們想要把C程式移植到不同的硬體時, 必須要重新Compile,以產(chǎn)生新的執(zhí)行檔。除了需要重新編譯外,新系統(tǒng)是否具備應(yīng)用程式所需的程式庫,include的檔案是否相容, 也是程式能否在新機器上順利編譯和執(zhí)行的條件之一。
標(biāo)簽： Code Object Compiler Source
上傳時間： 2017-04-02
上傳用戶：yph853211
高性能ADC產(chǎn)品的出現(xiàn)，給混合信號測試領(lǐng)域帶來前所未有的挑戰(zhàn)。并行ADC測試方案實現(xiàn)了多個ADC測試過程的并行化和實時化，減少了單個ADC的平均測試時間，從而降低ADC測試成本。 本文實現(xiàn)了基于FPGA的ADC并行測試方法。在閱讀相關(guān)文獻的基礎(chǔ)上，總結(jié)了常用ADC參數(shù)測試方法和測試流程。使用FPGA實現(xiàn)時域參數(shù)評估算法和頻域參數(shù)評估算法，并對2個ADC在不同樣本數(shù)條件下進行并行測試。 通過在FPGA內(nèi)部實現(xiàn)ADC測試時域算法和頻域算法相結(jié)合的方法來搭建測試系統(tǒng)，完成音頻編解碼器WM8731L的控制模式接口、音頻數(shù)據(jù)接口、ADC測試時域算法和頻域算法的FPGA實現(xiàn)。整個測試系統(tǒng)使用Angilent 33220A任意信號發(fā)生器提供模擬激勵信號，共用一個FPGA內(nèi)部實現(xiàn)的采樣時鐘控制模塊。并行測試系統(tǒng)將WM8731.L片內(nèi)的兩個獨立ADC的串行輸出數(shù)據(jù)分流成左右兩通道，并對其進行串并轉(zhuǎn)換。然后對左右兩個通道分別配置一個FFT算法模塊和時域算法模塊，并行地實現(xiàn)了ADC參數(shù)的評估算法。 在樣本數(shù)分別為128和4096的實驗條件下，對WM8731L片內(nèi)2個被測.ADC并行地進行參數(shù)評估，被測參數(shù)包括增益GAIN、偏移量OFFSET、信噪比SNR、信號與噪聲諧波失真比SINAD、總諧波失真THD等5個常用參數(shù)。實驗結(jié)果表明，通過在FPGA內(nèi)配置2個獨立的參數(shù)計算模塊，可并行地實現(xiàn)對2個相同ADC的參數(shù)評估，減小單個ADC的平均測試時間。 FPGA片內(nèi)實時評估算法的實現(xiàn)節(jié)省了測試樣本傳輸至自動測試機PC端的時間。而且只需將HDL代碼多次復(fù)制，就可實現(xiàn)多個被測ADC在同一時刻并行地被評估，配置靈活。基于FPGA的ADC并行測試方法易于實現(xiàn)，具有可行性，但由于噪聲的影響，測試精度有待進一步提高。該方法可用于自動測試機的混合信號選項卡或測試子系統(tǒng)。 關(guān)鍵詞：ADC測試；并行；參數(shù)評估；FPGA；FFT
上傳時間： 2013-07-11
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通用異步收發(fā)器(Universal Asynchronous Receiver Transmitter，UART)是一種能同時支持短距離和長距離數(shù)據(jù)傳輸?shù)拇型ㄐ沤涌冢粡V泛應(yīng)用于微機和外設(shè)之間的數(shù)據(jù)交換。像8251、NS8250、NS16550等都是常用的UART芯片，但是這些專用的串行接口芯片的缺點是數(shù)據(jù)傳輸速率比較慢，難以滿足高速率數(shù)據(jù)傳輸?shù)膱龊希匾木褪撬鼈兌季哂胁豢梢浦残裕虼艘眠@些芯片來實現(xiàn)PC機和FPGA芯片之間的通信，勢必會增加接口連線的復(fù)雜程度以及降低整個系統(tǒng)的穩(wěn)定性和有效性。 本課題就是針對UART的特點以及FPGA設(shè)計具有可移植性的優(yōu)勢，提出了一種基于FPGA芯片的嵌入式UART設(shè)計方法，其中主要包括狀態(tài)機的描述形式以及自頂向下的設(shè)計方法，利用硬件描述語言來編制UART的各個子功能模塊以及頂層模塊，之后將其集成到FPGA芯片的內(nèi)部，這樣不僅能解決傳統(tǒng)UART芯片的缺點而且同時也使整個系統(tǒng)變得更加具有緊湊性以及可靠性。 本課題所設(shè)計的LIART支持標(biāo)準(zhǔn)的RS-232C傳輸協(xié)議，主要設(shè)計有發(fā)送模塊、接收模塊、線路控制與中斷仲裁模塊、Modem控制模塊以及兩個獨立的數(shù)據(jù)緩沖區(qū)FIFO模塊。該模塊具有可變的波特率、數(shù)據(jù)幀長度以及奇偶校驗方式，還有多種中斷源、中斷優(yōu)先級、較強的抗干擾數(shù)據(jù)接收能力以及芯片內(nèi)部自診斷的能力，模塊內(nèi)分開的接收和發(fā)送數(shù)據(jù)緩沖寄存器能實現(xiàn)全雙工通信。除此之外最重要的是利用IP模塊復(fù)用技術(shù)設(shè)計數(shù)據(jù)緩沖區(qū)FIFO，采用兩種可選擇的數(shù)據(jù)緩沖模式。這樣既可以應(yīng)用于高速的數(shù)據(jù)傳輸環(huán)境，也能適合低速的數(shù)據(jù)傳輸場合，因此可以達到資源利用的最大化。 在具體的設(shè)計過程中，利用Synplify Pro綜合工具、ModelSim仿真工具、ISE集成的軟件開發(fā)環(huán)境中對各個功能模塊進行綜合優(yōu)化、仿真驗證以及下載實現(xiàn)。各項數(shù)據(jù)結(jié)果表明，本課題中所設(shè)計的UART滿足預(yù)期設(shè)計目標(biāo)。
上傳時間： 2013-08-02
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卷積碼是廣泛應(yīng)用于衛(wèi)星通信、無線通信等多種通信系統(tǒng)的信道編碼方式。Viterbi算法是卷積碼的最大似然譯碼算法，該算法譯碼性能好、速度快，并且硬件實現(xiàn)結(jié)構(gòu)比較簡單，是最佳的卷積碼譯碼算法。隨著可編程邏輯技術(shù)的不斷發(fā)展，使用FPGA實現(xiàn)Viterbi譯碼器的設(shè)計方法逐漸成為主流。不同通信系統(tǒng)所選用的卷積碼不同，因此設(shè)計可重配置的Viterbi譯碼器，使其能夠滿足多種通信系統(tǒng)的應(yīng)用需求，具有很重要的現(xiàn)實意義。 本文設(shè)計了基于FPGA的高速Viterbi譯碼器。在對Viterbi譯碼算法深入研究的基礎(chǔ)上，重點研究了Viterbi譯碼器核心組成模塊的電路實現(xiàn)算法。本設(shè)計中分支度量計算模塊采用只計算可能的分支度量值的方法，節(jié)省了資源；加比選模塊使用全并行結(jié)構(gòu)保證處理速度；幸存路徑管理模塊使用3指針偶算法的流水線結(jié)構(gòu)，大大提高了譯碼速度。在Xilinx ISE8.2i環(huán)境下，用VHDL硬件描述語言編寫程序，實現(xiàn)(2，1，7)卷積碼的Viterbi譯碼器。在(2，1，7)卷積碼譯碼器基礎(chǔ)上，擴展了Viterbi譯碼器的通用性，使其能夠?qū)Σ煌木矸e碼譯碼。譯碼器根據(jù)不同的工作模式，可以對(2，1，7)、(2，1，9)、(3，1，7)和(3，1，9)四種廣泛運用的卷積碼譯碼，并且可以修改譯碼深度等改變譯碼器性能的參數(shù)。 本文用Simulink搭建編譯碼系統(tǒng)的通信鏈路，生成測試Viterbi譯碼器所需的軟判決輸入。使用ModelSim SE6.0對各種模式的譯碼器進行全面仿真驗證，Xilinx ISE8.2i時序分析報告表明譯碼器布局布線后最高譯碼速度可達200MHz。在FPGA和DSP組成的硬件平臺上進一步測試譯碼器，譯碼器運行穩(wěn)定可靠。最后，使用Simulink產(chǎn)生的數(shù)據(jù)對本文設(shè)計的Viterbi譯碼器的譯碼性能進行了分析，仿真結(jié)果表明，在同等條件下，本文設(shè)計的Viterbi譯碼器與Simulink中的Viterbi譯碼器模塊的譯碼性能相當(dāng)。
上傳時間： 2013-06-24
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隨著信息時代的到來，用戶對數(shù)據(jù)保護和傳輸可靠性的要求也在不斷提高。由于信道衰落，信號經(jīng)信道傳輸后，到達接收端不可避免地會受到干擾而出現(xiàn)信號失真。因此需要采用差錯控制技術(shù)來檢測和糾正由信道失真引起的信息傳輸錯誤。RS（Reed—Solomon）碼是差錯控制領(lǐng)域中一類重要的線性分組碼，由于它編解碼結(jié)構(gòu)相對固定，性能強，不但可以糾正隨機差錯，而且對突發(fā)錯誤的糾錯能力也很強，被廣泛應(yīng)用在數(shù)字通信、數(shù)據(jù)存儲系統(tǒng)中，以滿足對數(shù)據(jù)傳輸通道可靠性的要求。因此設(shè)計一款高性能的RS編解碼器不但具有很大的應(yīng)用意義，而且具有相當(dāng)大的經(jīng)濟價值。 本文首先介紹了線形分組碼及其子碼循環(huán)碼、BCH碼的基礎(chǔ)理論知識，重點介紹了BCH碼的重要分支RS碼的常用編解碼算法。由于其算法在有限域上進行，接著介紹了有限域的有關(guān)理論。基于RS碼傳統(tǒng)的單倍結(jié)構(gòu)，本文提出了一種八倍并行編碼及九倍并行解碼方案，并用Verilog HDL語言實現(xiàn)。其中編碼器基于傳統(tǒng)的線性反饋移位寄存器除法電路并進行八倍并行擴展，譯碼器關(guān)鍵方程求解模塊基于修正的歐幾里德算法設(shè)計了一種便于硬件實現(xiàn)的脈動關(guān)鍵方程求解結(jié)構(gòu)，其他模塊均采用九倍并行實現(xiàn)。由于進行了超前運算、流水線及并行處理，使編解碼的數(shù)據(jù)吞吐量大為提高，同時延時更小。 本論文設(shè)計了C++仿真平臺，并與HDL代碼結(jié)果進行了對比驗證。Verilog HDL代碼經(jīng)過modelsim仿真驗證，并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上進行綜合驗證以及靜態(tài)時序分析，綜合軟件為QUATURSⅡ V8．0。驗證及測試表明，本設(shè)計在滿足編解碼基本功能的基礎(chǔ)上，能夠?qū)崿F(xiàn)數(shù)據(jù)的高吞吐量和低延時傳輸，達到性能指標(biāo)要求。本論文在基于FPGA的RS（255，223）編解碼器的高速并行實現(xiàn)方面的研究成果，具有通用性、可移植性，有一定的理論及經(jīng)濟價值。
上傳時間： 2013-04-24
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MPEG-2是MPEG組織在1994年為了高級工業(yè)標(biāo)準(zhǔn)的圖象質(zhì)量以及更高的傳輸率所提出的視頻編碼標(biāo)準(zhǔn)，其優(yōu)秀性使之成為過去十年應(yīng)用最為廣泛的標(biāo)準(zhǔn)，也是未來十年影響力最為廣泛的標(biāo)準(zhǔn)之一。 本文以MPEG-2視頻標(biāo)準(zhǔn)為研究內(nèi)容，建立系統(tǒng)級設(shè)計方案，設(shè)計FPGA原型芯片，并在FPGA系統(tǒng)中驗證視頻解碼芯片的功能。最后在0.18微米工藝下實現(xiàn)ASIC的前端設(shè)計。完成的主要工作包括以下幾個方面： 1.完成解碼系統(tǒng)的體系結(jié)構(gòu)的設(shè)計，采用了自頂而下的設(shè)計方法，實現(xiàn)系統(tǒng)的功能單元的劃分；根據(jù)其視頻解碼的特點，確定解碼器的控制方式；把視頻數(shù)據(jù)分文幀內(nèi)數(shù)據(jù)和幀間數(shù)據(jù)，實現(xiàn)兩種數(shù)據(jù)的并行解碼。 2.實現(xiàn)了具體模塊的設(shè)計：根據(jù)本文研究的要求，在比特流格式器模塊設(shè)計中提出了特有的解碼方式；在可變長模塊中的變長數(shù)據(jù)解碼采用組合邏輯外加查找表的方式實現(xiàn)，大大減少了變長數(shù)據(jù)解碼的時間；IQ、IDCT模塊采用流水的設(shè)計方法，減少數(shù)據(jù)計算的時間：運動補償模塊，針對模塊數(shù)據(jù)運算量大和訪問幀存儲器頻繁的特點，采用四個插值單元同時處理，增加像素緩沖器，充分利用并行性結(jié)構(gòu)等方法來加快運動補償速度。 3.根據(jù)視頻解碼的參考軟件，通過解碼系統(tǒng)的仿真結(jié)果和軟件結(jié)果的比較來驗證模塊的功能正確性。最后用FPGA開發(fā)板實現(xiàn)了解碼系統(tǒng)的原型芯片驗證，取得了良好的解碼效果。 整個設(shè)計采用Verilog HDL語言描述，通過了現(xiàn)場可編程門陣列(FPGA)的原型驗證，并采用SIMC0.18μm工藝單元庫完成了該電路的邏輯綜合。經(jīng)過實際視頻碼流測試，本文設(shè)計可以達到MPEG-2視頻主類主級的實時解碼的技術(shù)要求。
上傳時間： 2013-07-27
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