介紹了應(yīng)用VHDL技術(shù)設(shè)計(jì)嵌入式全數(shù)字鎖相環(huán)路的方法。詳細(xì)描述了其工作原理和設(shè)計(jì)思想，并用可編程邏輯器件FPGA加以實(shí)面。
標(biāo)簽： FPGA 全數(shù)字 鎖相環(huán)路
上傳時(shí)間： 2014-12-28
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60年代初，國(guó)際上首次將B超診斷儀應(yīng)用于臨床診斷，40多年來(lái)B超診斷儀的發(fā)展極為迅速。隨著數(shù)字信號(hào)處理及計(jì)算機(jī)技術(shù)的發(fā)展，目前國(guó)際上先進(jìn)水平的超聲診斷設(shè)備幾乎每一個(gè)環(huán)節(jié)都包含著數(shù)字信號(hào)處理的內(nèi)容，研制全數(shù)字化的超聲診斷設(shè)備已成為發(fā)展趨勢(shì)。 @@ 基于FPGA及嵌入式操作系統(tǒng)的全數(shù)字超聲診斷系統(tǒng)具有技術(shù)含量高、便攜的特點(diǎn)，可用數(shù)字硬件電路來(lái)實(shí)現(xiàn)數(shù)據(jù)量極其龐大的超聲信息的實(shí)時(shí)處理。 @@ 本文從超聲診斷原理入手，在對(duì)超聲診斷系統(tǒng)中的幾個(gè)關(guān)鍵技術(shù)進(jìn)行分析的基礎(chǔ)上，重點(diǎn)研究開(kāi)發(fā)超聲診斷系統(tǒng)中數(shù)字信號(hào)處理部分的兩個(gè)核心算法。以FPGA芯片為載體，在Quartus Ⅱ平臺(tái)中采用Verilog HDL語(yǔ)言進(jìn)行編程并仿真驗(yàn)證，分別實(shí)現(xiàn)了數(shù)字FIR濾波器及CORDIC坐標(biāo)變換兩個(gè)模塊的功能。另外，采用Verilog HDL語(yǔ)言對(duì)應(yīng)用于圖像顯示模塊的SPI接口進(jìn)行了編程設(shè)計(jì)，編譯下載至FPGA中，最終實(shí)現(xiàn)了與ARM A8的OMPG3530板之間高速串行數(shù)據(jù)的傳輸。 @@ 采用在單片F(xiàn)PGA芯片內(nèi)實(shí)現(xiàn)數(shù)字式超聲診斷部分核心算法并與高性能ARMA8處理器相配合的數(shù)字信號(hào)處理解決方案，具有高速度、高精度、高集成度、便攜的特點(diǎn)，為全數(shù)字化便攜超聲診斷設(shè)備的研制打下了基礎(chǔ)。 @@關(guān)鍵詞：超聲診斷系統(tǒng)；FPGA；數(shù)字FIR濾波器；CORDIC算法；SPI總線
標(biāo)簽： FPGA 全數(shù)字 超聲診斷系統(tǒng)
上傳時(shí)間： 2013-07-07
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現(xiàn)場(chǎng)可編程門陣列(FPGA)的發(fā)展已經(jīng)有二十多年，從最初的1200門發(fā)展到了目前數(shù)百萬(wàn)門至上千萬(wàn)門的單片F(xiàn)PGA芯片。現(xiàn)在，F(xiàn)PGA已廣泛地應(yīng)用于通信、消費(fèi)類電子和車用電子類等領(lǐng)域，但國(guó)內(nèi)市場(chǎng)基本上是國(guó)外品牌的天下。 在高密度FPGA中，芯片上時(shí)鐘分布質(zhì)量變的越來(lái)越重要，時(shí)鐘延遲和時(shí)鐘偏差已成為影響系統(tǒng)性能的重要因素。目前，為了消除FPGA芯片內(nèi)的時(shí)鐘延遲，減小時(shí)鐘偏差，主要有利用延時(shí)鎖相環(huán)(DLL)和鎖相環(huán)(PLL)兩種方法，而其各自又分為數(shù)字設(shè)計(jì)和模擬設(shè)計(jì)。雖然用模擬的方法實(shí)現(xiàn)的DLL所占用的芯片面積更小，輸出時(shí)鐘的精度更高，但從功耗、鎖定時(shí)間、設(shè)計(jì)難易程度以及可復(fù)用性等多方面考慮，我們更愿意采用數(shù)字的方法來(lái)實(shí)現(xiàn)。 本論文是以Xilinx公司Virtex-E系列FPGA為研究基礎(chǔ)，對(duì)全數(shù)字延時(shí)鎖相環(huán)(DLL)電路進(jìn)行分析研究和設(shè)計(jì)，在此基礎(chǔ)上設(shè)計(jì)出具有自主知識(shí)產(chǎn)權(quán)的模塊電路。 本文作者在一年多的時(shí)間里，從對(duì)電路整體功能分析、邏輯電路設(shè)計(jì)、晶體管級(jí)電路設(shè)計(jì)和仿真以及最后對(duì)設(shè)計(jì)好的電路仿真分析、電路的優(yōu)化等做了大量的工作，通過(guò)比較DLL與PLL、數(shù)字DLL與模擬DLL，深入的分析了全數(shù)字DLL模塊電路組成結(jié)構(gòu)和工作原理，設(shè)計(jì)出了符合指標(biāo)要求的全數(shù)字DLL模塊電路，為開(kāi)發(fā)自我知識(shí)產(chǎn)權(quán)的FPGA奠定了堅(jiān)實(shí)的基礎(chǔ)。 本文先簡(jiǎn)要介紹FPGA及其時(shí)鐘管理技術(shù)的發(fā)展，然后深入分析對(duì)比了DLL和PLL兩種時(shí)鐘管理方法的優(yōu)劣。接著詳細(xì)論述了DLL模塊及各部分電路的工作原理和電路的設(shè)計(jì)考慮，給出了全數(shù)字DLL整體架構(gòu)設(shè)計(jì)。最后對(duì)DLL整體電路進(jìn)行整體仿真分析，驗(yàn)證電路功能，得出應(yīng)用參數(shù)。在設(shè)計(jì)中，用Verilog-XL對(duì)部分電路進(jìn)行數(shù)字仿真，Spectre對(duì)進(jìn)行部分電路的模擬仿真，而電路的整體仿真工具是HSIM。 本設(shè)計(jì)采用TSMC0.18μmCMOS工藝庫(kù)建模，設(shè)計(jì)出的DLL工作頻率范圍從25MHz到400MHz，工作電壓為1.8V，工作溫度為-55℃～125℃，最大抖動(dòng)時(shí)間為28ps，在輸入100MHz時(shí)鐘時(shí)的功耗為200MW，達(dá)到了國(guó)外同類產(chǎn)品的相應(yīng)指標(biāo)。最后完成了輸出電路設(shè)計(jì)，可以實(shí)現(xiàn)時(shí)鐘占空比調(diào)節(jié)，2倍頻，以及1.5、2、2.5、3、4、5、8、16時(shí)鐘分頻等時(shí)鐘頻率合成功能。
標(biāo)簽： FPGA 全數(shù)字 延時(shí)
上傳時(shí)間： 2013-06-10
上傳用戶：yd19890720
本論文基于直接擴(kuò)頻通信的理論設(shè)計(jì)了一種全數(shù)字的中頻接收機(jī)，使用Xilinx公司的FPGA芯片xc3s400作為接收機(jī)的主芯片，實(shí)現(xiàn)中頻數(shù)字信號(hào)的下變頻，基帶解調(diào)，PN碼的捕獲及跟蹤環(huán)路的設(shè)計(jì)并給出了它們的具體設(shè)計(jì)步驟及RTL級(jí)邏輯電路圖。本文對(duì)于數(shù)字下變頻器的設(shè)計(jì)、數(shù)字抑制載波恢復(fù)環(huán)的設(shè)計(jì)進(jìn)行了詳細(xì)的論述，還使用Matlab中的Simulink對(duì)本接收機(jī)系統(tǒng)所要使用的全數(shù)字Costas環(huán)進(jìn)行了功能仿真并給出了仿真結(jié)果。 本文使用高速模數(shù)轉(zhuǎn)換器AD9601對(duì)中頻模擬信號(hào)進(jìn)行采樣，最后再用高速數(shù)模轉(zhuǎn)換器AD9740還原出原始信息，并給出了它們與核心芯片xc3s400的接口設(shè)計(jì)方法及原理電路圖。
標(biāo)簽： FPGA 全數(shù)字 中頻接收機(jī)
上傳時(shí)間： 2013-07-30
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頻率是電子技術(shù)領(lǐng)域內(nèi)的一個(gè)基本參數(shù)，同時(shí)也是一個(gè)非常重要的參數(shù)。穩(wěn)定的時(shí)鐘在高性能電子系統(tǒng)中有著舉足輕重的作用，直接決定系統(tǒng)性能的優(yōu)劣。隨著電子技術(shù)的發(fā)展，測(cè)頻系統(tǒng)使用時(shí)鐘的提高，測(cè)頻技術(shù)有了相當(dāng)大的發(fā)展，但不管是何種測(cè)頻方法，±1個(gè)計(jì)數(shù)誤差始終是限制測(cè)頻精度進(jìn)一步提高的一個(gè)重要因素。 本設(shè)計(jì)闡述了各種數(shù)字測(cè)頻方法的優(yōu)缺點(diǎn)。通過(guò)分析±1個(gè)計(jì)數(shù)誤差的來(lái)源得出了一種新的測(cè)頻方法：檢測(cè)被測(cè)信號(hào)，時(shí)基信號(hào)的相位，當(dāng)相位同步時(shí)開(kāi)始計(jì)數(shù)，相位再次同步時(shí)停止計(jì)數(shù)，通過(guò)相位同步來(lái)消除計(jì)數(shù)誤差，然后再通過(guò)運(yùn)算得到實(shí)際頻率的大小。根據(jù)M/T法的測(cè)頻原理，已經(jīng)出現(xiàn)了等精度的測(cè)頻方法，但是還存在±1的計(jì)數(shù)誤差。因此，本文根據(jù)等精度測(cè)頻原理中閘門時(shí)間只與被測(cè)信號(hào)同步，而不與標(biāo)準(zhǔn)信號(hào)同步的缺點(diǎn)，通過(guò)分析已有等精度澳孽頻方法所存在±1個(gè)計(jì)數(shù)誤差的來(lái)源，采用了全同步的測(cè)頻原理在FPGA器件上實(shí)現(xiàn)了全同步數(shù)字頻率計(jì)。根據(jù)全同步數(shù)字頻率計(jì)的測(cè)頻原理方框圖，采用VHDL語(yǔ)言，成功的編寫出了設(shè)計(jì)程序，并在MAX+PLUS Ⅱ軟件環(huán)境中，對(duì)編寫的VHDL程序進(jìn)行了仿真，得到了很好的效果。最后，又討論了全同步頻率計(jì)的硬件設(shè)計(jì)并給出了電路原理圖和PCB圖。對(duì)構(gòu)成全同步數(shù)字頻率計(jì)的每一個(gè)模塊，給出了較詳細(xì)的設(shè)計(jì)方法和完整的程序設(shè)計(jì)以及仿真結(jié)果。
標(biāo)簽： FPGA 數(shù)字頻率計(jì)
上傳時(shí)間： 2013-06-05
上傳用戶：wys0120
本文對(duì)于全并行Viterbi譯碼器的設(shè)計(jì)及其FPGA實(shí)現(xiàn)方案進(jìn)行了研究，并最終將用FPGA實(shí)現(xiàn)的譯碼器嵌入到某數(shù)字通信系統(tǒng)之中。 首先介紹了卷積碼及Viterbi譯碼算法的基本原理，并對(duì)卷積碼的糾錯(cuò)性能進(jìn)行了理論分析。接著介紹了Viterbi譯碼器各個(gè)模塊實(shí)現(xiàn)的一些經(jīng)典算法，對(duì)這些算法的硬件結(jié)構(gòu)設(shè)計(jì)進(jìn)行優(yōu)化并利用FPGA實(shí)現(xiàn)，而后在QuartusⅡ平臺(tái)上對(duì)各模塊的實(shí)現(xiàn)進(jìn)行仿真以及在Matlab平臺(tái)上對(duì)結(jié)果進(jìn)行驗(yàn)證。最后給出Viterbi譯碼模塊應(yīng)用在實(shí)際系統(tǒng)上的誤碼率測(cè)試性能結(jié)果。 測(cè)試結(jié)果表明，系統(tǒng)的誤碼率達(dá)到了工程標(biāo)準(zhǔn)的要求，從而驗(yàn)證了譯碼器設(shè)計(jì)的可靠性，同時(shí)所設(shè)計(jì)的基于FPGA實(shí)現(xiàn)的全并行Viterbi譯碼器適用于高速數(shù)據(jù)傳輸?shù)膽?yīng)用場(chǎng)合。
上傳時(shí)間： 2013-07-30
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數(shù)字超聲診斷設(shè)備在臨床診斷中應(yīng)用十分廣泛，研制全數(shù)字化的醫(yī)療儀器已成為趨勢(shì)。盡管很多超聲成像儀器設(shè)計(jì)制造中使用了數(shù)字化技術(shù)，但是我們可以說(shuō)現(xiàn)代VLSI 和EDA 技術(shù)在其中并沒(méi)有得到充分有效的應(yīng)用。隨著現(xiàn)代電子信息技術(shù)的發(fā)展，PLD 在很多與B 型超聲成像或多普勒超聲成像有關(guān)的領(lǐng)域都得到了較好的應(yīng)用，例如數(shù)字通信和相控雷達(dá)領(lǐng)域。 在研究現(xiàn)代超聲成像原理的基礎(chǔ)上，我們首先介紹了常見(jiàn)的數(shù)字超聲成像儀器的基本結(jié)構(gòu)和模塊功能，同時(shí)也介紹了現(xiàn)代FPGA 和EDA 技術(shù)。隨后我們?cè)敿?xì)分析討論了B 超中，全數(shù)字化波束合成器的關(guān)鍵技術(shù)和實(shí)現(xiàn)手段。我們?cè)O(shè)計(jì)實(shí)現(xiàn)了片內(nèi)高速異步FIFO 以降低采樣率，仿真結(jié)果表明資源使用合理且訪問(wèn)時(shí)間很小。正交檢波方法既能給出灰度超聲成像所需要的回波的幅值信息，也能給出多普勒超聲成像所需要的回波的相移信息。我們?cè)O(shè)計(jì)實(shí)現(xiàn)了基于直接數(shù)字頻率合成原理的數(shù)控振蕩器，能夠給出一對(duì)幅值和相位較平衡的正交信號(hào)，且在FPGA 片內(nèi)實(shí)現(xiàn)方案簡(jiǎn)單廉價(jià)。數(shù)控振蕩器輸出波形的頻率可動(dòng)態(tài)控制且精度較高，對(duì)于隨著超聲在人體組織深度上的穿透衰減，導(dǎo)致回波中心頻率下移的聲學(xué)物理現(xiàn)象，可視作將回波接收機(jī)的中心頻率同步動(dòng)態(tài)變化進(jìn)行補(bǔ)償。 還設(shè)計(jì)實(shí)現(xiàn)了B 型數(shù)字超聲診斷儀前端發(fā)射波束聚焦和掃描控制子系統(tǒng)。在單片F(xiàn)PGA 芯片內(nèi)部設(shè)計(jì)實(shí)現(xiàn)了聚焦延時(shí)、脈寬和重復(fù)頻率可動(dòng)態(tài)控制的發(fā)射驅(qū)動(dòng)脈沖產(chǎn)生器、線掃控制、探頭激勵(lì)控制、功能碼存儲(chǔ)等功能模塊，功能仿真和時(shí)序分析結(jié)果表明該子系統(tǒng)為設(shè)計(jì)實(shí)現(xiàn)高速度、高精度、高集成度的全數(shù)字化超聲診斷設(shè)備打下了良好的基礎(chǔ)，將加快其研發(fā)和制造進(jìn)程，為生物醫(yī)學(xué)電子、醫(yī)療設(shè)備和超聲診斷等方面帶來(lái)新思路。
標(biāo)簽： FPGA 全數(shù)字 中的應(yīng)用 超聲診斷儀
上傳時(shí)間： 2013-06-18
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軟件無(wú)線電(SDR)
標(biāo)簽： FPGA 全數(shù)字 擴(kuò)頻 收發(fā)機(jī)
上傳時(shí)間： 2013-06-13
上傳用戶：linlin
頻率是電子技術(shù)領(lǐng)域內(nèi)的一個(gè)基本參數(shù)，同時(shí)也是一個(gè)非常重要的參數(shù)。穩(wěn)定的時(shí)鐘在高性能電子系統(tǒng)中有著舉足輕重的作用，直接決定系統(tǒng)性能的優(yōu)劣。隨著電子技術(shù)的發(fā)展，測(cè)頻系統(tǒng)使用時(shí)鐘的提高，測(cè)頻技術(shù)有了相當(dāng)大的發(fā)展，但不管是何種測(cè)頻方法，±1個(gè)計(jì)數(shù)誤差始終是限制測(cè)頻精度進(jìn)一步提高的一個(gè)重要因素。 本設(shè)計(jì)闡述了各種數(shù)字測(cè)頻方法的優(yōu)缺點(diǎn)。通過(guò)分析±1個(gè)計(jì)數(shù)誤差的來(lái)源得出了一種新的測(cè)頻方法：檢測(cè)被測(cè)信號(hào)，時(shí)基信號(hào)的相位，當(dāng)相位同步時(shí)開(kāi)始計(jì)數(shù)，相位再次同步時(shí)停止計(jì)數(shù)，通過(guò)相位同步來(lái)消除計(jì)數(shù)誤差，然后再通過(guò)運(yùn)算得到實(shí)際頻率的大小。根據(jù)M/T法的測(cè)頻原理，已經(jīng)出現(xiàn)了等精度的測(cè)頻方法，但是還存在±1的計(jì)數(shù)誤差。因此，本文根據(jù)等精度測(cè)頻原理中閘門時(shí)間只與被測(cè)信號(hào)同步，而不與標(biāo)準(zhǔn)信號(hào)同步的缺點(diǎn)，通過(guò)分析已有等精度澳孽頻方法所存在±1個(gè)計(jì)數(shù)誤差的來(lái)源，采用了全同步的測(cè)頻原理在FPGA器件上實(shí)現(xiàn)了全同步數(shù)字頻率計(jì)。根據(jù)全同步數(shù)字頻率計(jì)的測(cè)頻原理方框圖，采用VHDL語(yǔ)言，成功的編寫出了設(shè)計(jì)程序，并在MAX+PLUS Ⅱ軟件環(huán)境中，對(duì)編寫的VHDL程序進(jìn)行了仿真，得到了很好的效果。最后，又討論了全同步頻率計(jì)的硬件設(shè)計(jì)并給出了電路原理圖和PCB圖。對(duì)構(gòu)成全同步數(shù)字頻率計(jì)的每一個(gè)模塊，給出了較詳細(xì)的設(shè)計(jì)方法和完整的程序設(shè)計(jì)以及仿真結(jié)果。
標(biāo)簽： FPGA 數(shù)字頻率計(jì)
上傳時(shí)間： 2013-04-24
上傳用戶：qqoqoqo
在過(guò)去的十幾年間，F(xiàn)PGA取得了驚人的發(fā)展：集成度已達(dá)到1000萬(wàn)等效門、速度可達(dá)到400～500MHz。隨著FPGA的集成度不斷增大，在高密度FPGA中，芯片上時(shí)鐘的分布質(zhì)量就變得越來(lái)越重要。時(shí)鐘延時(shí)和時(shí)鐘相位偏移已成為影響系統(tǒng)性能的重要因素。現(xiàn)在，解決時(shí)鐘延時(shí)問(wèn)題主要使用時(shí)鐘延時(shí)補(bǔ)償電路。 為了消除FPGA芯片內(nèi)的時(shí)鐘延時(shí)，減小時(shí)鐘偏差，本文設(shè)計(jì)了內(nèi)置于FPGA芯片中的延遲鎖相環(huán)，采用一種全數(shù)字的電路結(jié)構(gòu)，將傳統(tǒng)DLL中的用模擬方式實(shí)現(xiàn)的環(huán)路濾波器和壓控延遲鏈改進(jìn)為數(shù)字方式實(shí)現(xiàn)的時(shí)鐘延遲測(cè)量電路，和延時(shí)補(bǔ)償調(diào)整電路，配合特定的控制邏輯電路，完成時(shí)鐘延時(shí)補(bǔ)償。在輸入時(shí)鐘頻率不變的情況下，只需一次調(diào)節(jié)過(guò)程即可完成輸入輸出時(shí)鐘的同步，鎖定時(shí)間較短，噪聲不會(huì)積累，抗干擾性好。 在Smic0.18um工藝下，設(shè)計(jì)出的時(shí)鐘延時(shí)補(bǔ)償電路工作頻率范圍從25MHz到300MHz，最大抖動(dòng)時(shí)間為35ps，鎖定時(shí)間為13個(gè)輸入時(shí)鐘周期。另外，完成了時(shí)鐘相移電路的設(shè)計(jì)，實(shí)現(xiàn)可編程相移，為用戶提供與輸入時(shí)鐘同頻的相位差為90度，180度，270度的相移時(shí)鐘；時(shí)鐘占空比調(diào)節(jié)電路的設(shè)計(jì)，實(shí)現(xiàn)可編程占空比，可以提供占空比為50/50的時(shí)鐘信號(hào)；時(shí)鐘分頻電路的設(shè)計(jì)，實(shí)現(xiàn)頻率分頻，提供1.5，2，2.5，3，4，5，8，16分頻時(shí)鐘。
標(biāo)簽： FPGA 應(yīng)用于 全數(shù)字 鎖相環(huán)
上傳時(shí)間： 2013-07-06
上傳用戶：LouieWu
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