FPGA Verilog,雙向端口的研究,比較全,由ASSIGN和ALWAYS模塊組成,測試可用
標簽： Verilog ASSIGN ALWAYS FPGA
上傳時間： 2016-04-27
上傳用戶：daoxiang126
FPGA設計全流程：Modelsim>>Synplify.Pro>>ISE 第一章 Modelsim編譯Xilinx庫 第二章 調用Xilinx CORE-Generator 第三章 使用Synplify.Pro綜合HDL和內核 第四章 綜合后的項目執行 第五章 不同類型結構的仿真
標簽： Modelsim Xilinx gt CORE-Generato
上傳時間： 2016-05-21
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使用QUARTUS做FPGA開發全流程，適用于初學者
標簽： QUARTUS FPGA 流程
上傳時間： 2016-06-12
上傳用戶：aappkkee
《數字信號處理的FPGA實現》所附代碼全
標簽： FPGA 數字信號處理 代碼
上傳時間： 2014-02-06
上傳用戶：fanboynet
針對嵌入式系統的底層網絡接口給出了一種由FPGA實現的以太網控制器的設計方法．該控制器能支持10Mbps和100Mbps的傳輸速率以及半雙工和全雙工模式，同時可提供MII接口，可并通過外接以太網物理層（PHY）芯片來實現網絡接入
標簽： Mbps FPGA 100 10
上傳時間： 2013-12-11
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一種基于FPGA 實現的全并行結構FFT 設計方法，采用全并行加流水結構, 可在一個時鐘節拍內完成32 點FFT 運算的功能, 設計最高運算速度可達11ns
標簽： FPGA FFT 并行 設計方法
上傳時間： 2013-12-18
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FPGA設計全流程十分鐘學會Xilinx FPGA 設計
標簽： FPGA Xilinx 流程 十分
上傳時間： 2013-12-16
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RS232 verilog coding 全參數化設計 可以自己設定波特率 時鐘頻率等 完全FPGA實現調通
標簽： verilog coding FPGA 232
上傳時間： 2016-12-28
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介紹了FPGA設計全流程：Modelsim>>Synplify.Pro>>ISE
標簽： gt Modelsim Synplify FPGA
上傳時間： 2014-09-10
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基于FPGA的全數字鎖相環設計,內有設計過程和設計思想
標簽： FPGA 全數字 鎖相環 過程
上傳時間： 2017-02-11
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