基于FPGA的交通燈的設(shè)計(jì) 有Verilog HDL 源碼、仿真圖與引腳配置圖，已下載實(shí)現(xiàn)\r\n
標(biāo)簽： Verilog FPGA HDL 交通燈
上傳時(shí)間： 2013-08-18
上傳用戶(hù)：BOBOniu
基于FPGA的多功能數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn) 內(nèi)附有詳盡的Verilog HDL源碼，其功能主要有：時(shí)間設(shè)置，時(shí)間顯示，跑表，分頻，日期設(shè)置，日期顯示等
標(biāo)簽： Verilog FPGA HDL 多功能
上傳用戶(hù)：問(wèn)題問(wèn)題
lab1——FPGA這個(gè)文件中體統(tǒng)了如何如何使用verilog Hdl以及如何使其在FPGA開(kāi)發(fā)板上實(shí)現(xiàn)
標(biāo)簽： verilog FPGA Hdl 如何使用
上傳用戶(hù)：qwe1234
這是一個(gè)用Verilog HDL語(yǔ)言編寫(xiě)的交通燈程序。可以用Quartus II運(yùn)行。
標(biāo)簽： Verilog HDL 語(yǔ)言 編寫(xiě)
上傳時(shí)間： 2013-08-19
上傳用戶(hù)：alex wang
Verilog HDl代碼，學(xué)習(xí)一顆看一下
標(biāo)簽： Verilog HDl 代碼
上傳用戶(hù)：丶灬夏天
通過(guò)VERILOG HDL語(yǔ)言使用CPLD連接PS2鍵盤(pán).
標(biāo)簽： VERILOG CPLD HDL PS2
上傳時(shí)間： 2013-08-21
上傳用戶(hù)：1583060504
verilog HDL 編寫(xiě)的PWM，是初學(xué)CPLD者入門(mén)Z資源，epm7128stc100-10
標(biāo)簽： verilog HDL PWM 編寫(xiě)
上傳時(shí)間： 2013-08-30
上傳用戶(hù)：aa54
本原碼是基于Verilog HDL語(yǔ)言的FPGA原程序，主要用于測(cè)頻率，特點(diǎn)主要是可以更快地測(cè)頻。實(shí)時(shí)性更高。
標(biāo)簽： Verilog FPGA HDL 語(yǔ)言
上傳時(shí)間： 2013-09-01
上傳用戶(hù)：1417818867
以verilog HDL 語(yǔ)言編寫(xiě)的一首歌曲，可供初學(xué)者借鑒
標(biāo)簽： verilog HDL 語(yǔ)言 編寫(xiě)
上傳時(shí)間： 2013-09-05
上傳用戶(hù)：wyiman
VERILOG HDL 實(shí)際工控項(xiàng)目源碼\r\n開(kāi)發(fā)工具 altera quartus2
標(biāo)簽： VERILOG HDL 工控 項(xiàng)目
上傳用戶(hù)：youmo81
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