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verilog hdl教程135例:verilog hdl語言類似于C語言

verilog hdl教程135例:verilog hdl語言類似于C語言，便于學(xué)習(xí)。本文檔帶有源代碼，11-12章

標(biāo)簽： verilog hdl 135 C語言

上傳時(shí)間： 2015-03-24

上傳用戶：zhaoq123
這是一個(gè)Verilog HDL編寫的RISC cpu的程序

這是一個(gè)Verilog HDL編寫的RISC cpu的程序，該程序共10個(gè)子程序，實(shí)現(xiàn)了簡單的RISC cpu，可供初學(xué)者參考，學(xué)習(xí)硬件描述語言，及設(shè)計(jì)方法。該程序通過了modelsim仿真驗(yàn)證。

標(biāo)簽： Verilog RISC HDL cpu

上傳時(shí)間： 2015-03-26

上傳用戶：qiao8960
減1計(jì)數(shù)器一、設(shè)計(jì)要求用Verilog HDL語言設(shè)計(jì)一個(gè)計(jì)數(shù)器。要求計(jì)數(shù)器具有異步置位/復(fù)位功能

減1計(jì)數(shù)器一、設(shè)計(jì)要求用Verilog HDL語言設(shè)計(jì)一個(gè)計(jì)數(shù)器。要求計(jì)數(shù)器具有異步置位/復(fù)位功能，可以進(jìn)行自增和自減計(jì)數(shù)，其計(jì)數(shù)周期為2^N（N為二進(jìn)制位數(shù)）。二、設(shè)計(jì)原理輸入/輸出說明： d：異步置數(shù)數(shù)據(jù)輸入； q：當(dāng)前計(jì)數(shù)器數(shù)據(jù)輸出； clock：時(shí)鐘脈沖； count_en：計(jì)數(shù)器計(jì)數(shù)使能控制（1：計(jì)數(shù)/0：停止計(jì)數(shù)）； updown：計(jì)數(shù)器進(jìn)行自加/自減運(yùn)算控制（1：自加/0：自減）； load_d

標(biāo)簽： Verilog 計(jì)數(shù)器 HDL 減

上傳時(shí)間： 2015-03-28

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我用過的verilog hdl寫的SDRAM core源程序,經(jīng)過測試應(yīng)用

我用過的verilog hdl寫的SDRAM core源程序,經(jīng)過測試應(yīng)用

標(biāo)簽： verilog SDRAM core hdl

上傳時(shí)間： 2015-03-31

上傳用戶：15071087253
Verilog HDL硬件描述語言的教程

Verilog HDL硬件描述語言的教程

標(biāo)簽： Verilog HDL 硬件描述語言教程

上傳時(shí)間： 2015-04-04

上傳用戶：lnnn30
verilog hdl. for igginner. tutorial in word file1 KAMPATE

verilog hdl. for igginner. tutorial in word file1 KAMPATE

標(biāo)簽： igginner tutorial verilog KAMPATE

上傳時(shí)間： 2015-04-07

上傳用戶：chenxichenyue
十分好用的串口通訊代碼（Active控件）

十分好用的串口通訊代碼（Active控件）

標(biāo)簽： Active 十分串口通訊代碼

上傳時(shí)間： 2014-06-19

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用Verilog HDL實(shí)現(xiàn)I2C總線功能

用Verilog HDL實(shí)現(xiàn)I2C總線功能，對I2C總線有很大幫助

標(biāo)簽： Verilog HDL I2C 總線

上傳時(shí)間： 2013-12-28

上傳用戶：ouyangtongze
用Verilog HDL實(shí)現(xiàn)I2C總線功能

用Verilog HDL實(shí)現(xiàn)I2C總線功能，對I2C總線有很大幫助

標(biāo)簽： Verilog HDL I2C 總線

上傳時(shí)間： 2013-12-31

上傳用戶：zhouchang199
此設(shè)計(jì)采用Verilog HDL硬件語言設(shè)計(jì),在掌宇開發(fā)板上實(shí)現(xiàn). 將整個(gè)電路分為兩個(gè)子模塊

此設(shè)計(jì)采用Verilog HDL硬件語言設(shè)計(jì),在掌宇開發(fā)板上實(shí)現(xiàn). 將整個(gè)電路分為兩個(gè)子模塊，一個(gè)提供同步信號（H_SYNC和V_SYNC）及像素位置信息；另一個(gè)接收像素位置信息，并輸出顏色信號。這樣便于進(jìn)行圖形修改，同時(shí)也容易實(shí)現(xiàn)

標(biāo)簽： Verilog HDL 硬件語言設(shè)計(jì) 開發(fā)板

上傳時(shí)間： 2015-04-11

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