串行數(shù)字接口SDI是目前使用最廣泛的數(shù)字視頻接口。它是遵循SMPTE-259M和EBtJ-Tech-3267標(biāo)準(zhǔn)制定的，己經(jīng)被世界上眾多數(shù)字視頻設(shè)備生產(chǎn)廠家普遍采納并作為標(biāo)準(zhǔn)視頻接口，主要用在非線性編輯系統(tǒng)、視頻服務(wù)器、虛擬演播室以及數(shù)字切換矩陣和數(shù)字光端機(jī)等場(chǎng)合。 以往的SDI接口在實(shí)現(xiàn)方法上有成本高、靈活性低等缺點(diǎn)，針對(duì)這些不足，本文在研究串行數(shù)字接口工作原理的基礎(chǔ)上，提出了一種基于FPGA的標(biāo)清串行數(shù)字接口(SD-SDI)的設(shè)計(jì)方案，并使用SOPC Builder構(gòu)成一個(gè)Nios II處理器系統(tǒng)，將SDI接口以IP核形式嵌入到FPGA內(nèi)部，從而提高系統(tǒng)的集成度，使之具有視頻數(shù)據(jù)處理速度快、實(shí)時(shí)性強(qiáng)、性價(jià)比高的特點(diǎn)。具體研究?jī)?nèi)容包括： 1.在分析SDI接口的硬件結(jié)構(gòu)和工作原理的基礎(chǔ)上，提出了串行數(shù)字接口的嵌入式系統(tǒng)設(shè)計(jì)方法，完成了SDI接口卡的FPGA芯片內(nèi)部配置以及驅(qū)動(dòng)電路、均衡電路、電源電路等硬件電路設(shè)計(jì)。 2.采用軟邏輯方法實(shí)現(xiàn)SDI接口的傳輸功能，進(jìn)行了具體的模塊化設(shè)計(jì)與仿真。 3.引入Nios II嵌入式軟核處理器對(duì)數(shù)據(jù)進(jìn)行處理，設(shè)計(jì)了視頻圖像數(shù)據(jù)的采集程序。 該傳輸系統(tǒng)以Altera公司的Cyclone II EP2C35F672C8為核心芯片，通過發(fā)送和接收電路的共同作用，能夠完成標(biāo)清數(shù)字視頻信號(hào)的傳輸，初步確立了以SDI接口為數(shù)據(jù)源的視頻信號(hào)傳輸系統(tǒng)的整體模式和框架。
上傳時(shí)間： 2013-07-31
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可配置端口電路是FPGA芯片與外圍電路連接關(guān)鍵的樞紐，它有諸多功能：芯片與芯片在數(shù)據(jù)上的傳遞(包括對(duì)輸入信號(hào)的采集和輸出信號(hào)輸出)，電壓之間的轉(zhuǎn)換，對(duì)外圍芯片的驅(qū)動(dòng)，完成對(duì)芯片的測(cè)試功能以及對(duì)芯片電路保護(hù)等。 本文采用了自頂向下和自下向上的設(shè)計(jì)方法，依據(jù)可配置端口電路能實(shí)現(xiàn)的功能和工作原理，運(yùn)用Cadence的設(shè)計(jì)軟件，結(jié)合華潤(rùn)上華0.5μm的工藝庫(kù)，設(shè)計(jì)了一款性能、時(shí)序、功耗在整體上不亞于xilinx4006e[8]的端口電路。主要研究以下幾個(gè)方面的內(nèi)容： 1.基于端口電路信號(hào)寄存器的采集和輸出方式，本論文設(shè)計(jì)的端口電路可以通過配置將它設(shè)置成單沿或者雙沿的觸發(fā)方式[7]，并完成了Verilog XL和Hspiee的功能和時(shí)序仿真，且建立時(shí)間小于5ns和保持時(shí)間在0ns左右。和xilinx4006e[8]相比較滿足設(shè)計(jì)的要求。 2.基于TAP Controller的工作原理及它對(duì)16種狀態(tài)機(jī)轉(zhuǎn)換的控制，對(duì)16種狀態(tài)機(jī)的轉(zhuǎn)換完成了行為級(jí)描述和實(shí)現(xiàn)了捕獲、移位、輸出、更新等主要功能仿真。 3.基于邊界掃描電路是對(duì)觸發(fā)器級(jí)聯(lián)的構(gòu)架這一特點(diǎn)，設(shè)計(jì)了一款邊界掃描電路，并運(yùn)用Verilog XL和Hspiee對(duì)它進(jìn)行了功能和時(shí)序的仿真。達(dá)到對(duì)芯片電路測(cè)試設(shè)計(jì)的要求。 4.對(duì)于端口電路來講，有時(shí)需要將從CLB中的輸出數(shù)據(jù)實(shí)現(xiàn)異或、同或、與以及或的功能，為此本文采用二次函數(shù)輸出的電路結(jié)構(gòu)來實(shí)現(xiàn)以上的功能，并運(yùn)用Verilog XL和Hspiee對(duì)它進(jìn)行了功能和時(shí)序的仿真。滿足設(shè)計(jì)要求。 5.對(duì)于0.5μm的工藝而言，輸入端口的電壓通常是3.3V和5V，為此根據(jù)設(shè)置不同的上、下MOS管尺寸來調(diào)整電路的中點(diǎn)電壓，將端口電路設(shè)計(jì)成3.3V和5V兼容的電路，通過仿真性能上已完全達(dá)到這一要求。此外，在輸入端口處加上擴(kuò)散電阻R和電容C組成噪聲濾波電路，這個(gè)電路能有效地抑制加到輸入端上的白噪聲型噪聲電壓[2]。 6.在噪聲和延時(shí)不影響電路正常工作的范圍內(nèi)，具有三態(tài)控制和驅(qū)動(dòng)大負(fù)載的功能。通過對(duì)管子尺寸的大小設(shè)置和驅(qū)動(dòng)大小的仿真表明：在實(shí)現(xiàn)TTL高電平輸出時(shí)，最大的驅(qū)動(dòng)電流達(dá)到170mA，而對(duì)應(yīng)的xilinx4006e的TTL高電平最大驅(qū)動(dòng)電流為140mA[8]；同樣，在實(shí)現(xiàn)CMOS高電平最大驅(qū)動(dòng)電流達(dá)到200mA,而xilinx4006e的CMOS驅(qū)動(dòng)電流達(dá)到170[8]mA。 7.與xilinx4006e端口電路相比，在延時(shí)和面積以及功耗略大的情況下，本論文研究設(shè)計(jì)的端口電路增加了雙沿觸發(fā)、將輸出數(shù)據(jù)實(shí)現(xiàn)二次函數(shù)的輸出方式、通過添加譯碼器將配置端口的數(shù)目減少的新的功能，且驅(qū)動(dòng)能力更加強(qiáng)大。
上傳時(shí)間： 2013-07-20
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隨著Internet的不斷發(fā)展，人們希望日常生活中所用到的嵌入式設(shè)備都能夠很方便地實(shí)現(xiàn)Intemet接入，這對(duì)嵌入式系統(tǒng)設(shè)計(jì)提出了新的挑戰(zhàn)，要求低成本、多功能、高性能。這些是目前嵌入式系統(tǒng)設(shè)計(jì)的熱點(diǎn)。 可編程邏輯器件FPGA在過去的幾十年中取得了飛速發(fā)展，從最初的幾千門到現(xiàn)在的幾百萬(wàn)門，可靠性與集成度不斷提高，而功耗和成本卻在不斷降低，具有很高的性價(jià)比。再加上開發(fā)周期短、對(duì)開發(fā)人員的要求相對(duì)較低的優(yōu)點(diǎn)，因此被大量應(yīng)用于嵌入式系統(tǒng)設(shè)計(jì)中。 本文是基于FPGA高性價(jià)比、可靈活配置的特點(diǎn)，也是當(dāng)前流行的“微控制器+FPGA”的嵌入式系統(tǒng)設(shè)計(jì)方式，所以我們提出了基于FPGA的實(shí)現(xiàn)方案。本文通過在FPGA中硬件實(shí)現(xiàn)嵌入式TCP/IP協(xié)議(包括UDP、IP、ARP、TCP等網(wǎng)絡(luò)協(xié)議)以及以太網(wǎng)MAC協(xié)議，并提供標(biāo)準(zhǔn)MII接口，通過外接PHY實(shí)現(xiàn)網(wǎng)絡(luò)連接。最終成功地通過了驗(yàn)證。 基于FPGA的實(shí)現(xiàn)可以有效地降低成本，同時(shí)可以在其中集成其他功能模塊，提高整個(gè)系統(tǒng)的集成度，減小PCB版圖面積和布線復(fù)雜度，有利于提高系統(tǒng)可靠性。因此，本研究課題對(duì)嵌入式系統(tǒng)設(shè)計(jì)有很大的實(shí)用價(jià)值。
上傳時(shí)間： 2013-04-24
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智能化住宅小區(qū)，是指在一定范圍內(nèi)通過有效的傳輸網(wǎng)絡(luò)，將多元住處服務(wù)、物業(yè)管理、安防以及住宅智能化等系統(tǒng)結(jié)合在一起，為該小區(qū)的服務(wù)與管理提供高技術(shù)的智能化手段。從而實(shí)現(xiàn)快捷高效的超值服務(wù)管理和安全舒適的家居環(huán)境，使業(yè)主生活得更安全、更方便。 隨著國(guó)民經(jīng)濟(jì)和科學(xué)技術(shù)水平的提高，特別是計(jì)算機(jī)技術(shù)、通信技術(shù)、網(wǎng)絡(luò)技術(shù)和控制技術(shù)的迅速發(fā)展，促進(jìn)了智能小區(qū)在我國(guó)的推廣和應(yīng)用。目前這些小區(qū)的智能化建設(shè)大多數(shù)是采用Lonworks、FF等現(xiàn)場(chǎng)總線技術(shù)。但是現(xiàn)場(chǎng)總線協(xié)議標(biāo)準(zhǔn)化程度還不成熟，且成本較高。隨著寬帶Internet進(jìn)入家庭，利用Internet來構(gòu)建智能小區(qū)已成為大勢(shì)所趨。 本文介紹了一種基于以太網(wǎng)和FPGA的嵌入式智能小區(qū)管理系統(tǒng)的組建方法。首先，以Altera的FPGA為核心，通過在外圍添加適當(dāng)?shù)拇鎯?chǔ)設(shè)備和通信接口設(shè)備，構(gòu)成一個(gè)嵌入式系統(tǒng)的硬件平臺(tái)。其次，在此平臺(tái)的基礎(chǔ)上，通過在FPGA中定制Nios Ⅱ軟核處理器以及在外圍的Flash存儲(chǔ)器中下載uClinux操作系統(tǒng)，從而構(gòu)建出一套資源豐富的嵌入式操作系統(tǒng)。該系統(tǒng)帶有一個(gè)網(wǎng)絡(luò)功能齊全的Web服務(wù)器。最后，將此操作系統(tǒng)作為智能小區(qū)的樓宇集中器，再根據(jù)需要配置適當(dāng)?shù)牟杉骱惋@示器，就可以組建成一套功能強(qiáng)大的智能小區(qū)管理系統(tǒng)。它可以完成圖像抄表、定時(shí)圖像采集、實(shí)時(shí)溫度監(jiān)控、樓宇廣播、智能語(yǔ)音報(bào)警等功能。 這種利用當(dāng)前流行的嵌入式系統(tǒng)來組建的智能小區(qū)管理系統(tǒng)，不但實(shí)現(xiàn)簡(jiǎn)單、功能強(qiáng)大；而且節(jié)約布線、成本低廉。因此具有很高的性價(jià)比，相信在未來有較大的市場(chǎng)潛力。 本文主要包括如下幾個(gè)部分：系統(tǒng)硬件結(jié)構(gòu)設(shè)計(jì)，包括系統(tǒng)的原理圖構(gòu)建和PCB板的繪制：系統(tǒng)核心處理器設(shè)計(jì)，包括Nios Ⅱ軟核CPU的設(shè)計(jì)方法、外圍存儲(chǔ)和通信器件的添加及設(shè)計(jì)方法；嵌入式操作系統(tǒng)uClinux的相關(guān)知識(shí)及移植方法：系統(tǒng)的軟件結(jié)構(gòu)設(shè)計(jì)，包括圖像采集、溫度采集、LCD顯示等CGI程序設(shè)計(jì)，以及單片機(jī)語(yǔ)音報(bào)警程序設(shè)計(jì)等；最后給出了調(diào)試情況以及一些試驗(yàn)結(jié)果。
標(biāo)簽： FPGA 以太網(wǎng) 智能小區(qū)
上傳時(shí)間： 2013-04-24
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基于FPGA的智能小車系統(tǒng)就是本地計(jì)算機(jī)通過接入Internet小車實(shí)現(xiàn)對(duì)遠(yuǎn)端工作現(xiàn)場(chǎng)、危險(xiǎn)工作地段等特殊環(huán)境進(jìn)行監(jiān)視和控制的系統(tǒng)。智能小車是智能行走機(jī)器人的一種，這種智能小車可以適應(yīng)不同環(huán)境，不受溫度、濕度、空間、磁場(chǎng)輻射、重力等條件的影響，可以在人類無(wú)法進(jìn)入或生存的環(huán)境中完成人類無(wú)法完成的探測(cè)任務(wù)。適用于國(guó)防及民用多個(gè)領(lǐng)域。整個(gè)系統(tǒng)以遙控小車裝置為基礎(chǔ)，通過配置在上面的攝像頭實(shí)現(xiàn)圖像的采集及對(duì)行車道的檢測(cè)，通過配置的紅外測(cè)溫儀探測(cè)環(huán)境和目標(biāo)的溫度，具有一定的智能性。其明顯的優(yōu)點(diǎn)是可以通過網(wǎng)絡(luò)遠(yuǎn)程控制小車運(yùn)行及采集現(xiàn)場(chǎng)的溫度、圖像等相關(guān)信息，完成人類在特定條件下無(wú)法完成的工作。對(duì)人類的科學(xué)研究、探索未知領(lǐng)域、遠(yuǎn)程監(jiān)控等有著重要的意義。 論文在深入研究SOPC和嵌入式操作系統(tǒng)的基礎(chǔ)上，提出了基于FPGA的智能小車遠(yuǎn)程監(jiān)控方案。采用FPGA來實(shí)現(xiàn)，可以充分利用現(xiàn)有的IP核，功能擴(kuò)展容易，設(shè)計(jì)開發(fā)成本低，上市時(shí)間快，修改方便，甚至可以遠(yuǎn)程重構(gòu)系統(tǒng)。與單片機(jī)相比，集成度高，可靠性好，調(diào)試和維護(hù)方便。 論文主要內(nèi)容包括以下幾個(gè)部分：在對(duì)智能小車功能分析的基礎(chǔ)上，設(shè)計(jì)了硬件系統(tǒng)，并在FPGA上構(gòu)建了基于Nios Ⅱ的嵌入式系統(tǒng)，配置了SPI、串行口和以太網(wǎng)接口模塊和驅(qū)動(dòng)程序，以及各種存儲(chǔ)器。移植了μClinux操作系統(tǒng)，配置嵌入式Web服務(wù)器，編寫CGI程序，設(shè)計(jì)了動(dòng)態(tài)網(wǎng)頁(yè)；并對(duì)行車道檢測(cè)系統(tǒng)進(jìn)行了研究，在DSP Builder中構(gòu)建了該模塊，并在Matlab中進(jìn)行了仿真。在研究數(shù)碼相機(jī)模塊和紅外測(cè)溫模塊的基礎(chǔ)上，編寫了圖像采集和溫度測(cè)量程序以及小車運(yùn)動(dòng)控制程序，并對(duì)系統(tǒng)進(jìn)行了調(diào)試，初步達(dá)到通過Internet實(shí)現(xiàn)遠(yuǎn)程監(jiān)控的目的。
上傳時(shí)間： 2013-05-24
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軟件無(wú)線電(SDR，Software Defined Radio)由于具備傳統(tǒng)無(wú)線電技術(shù)無(wú)可比擬的優(yōu)越性，已成為業(yè)界公認(rèn)的現(xiàn)代無(wú)線電通信技術(shù)的發(fā)展方向。理想的軟件無(wú)線電系統(tǒng)強(qiáng)調(diào)體系結(jié)構(gòu)的開放性和可編程性，減少靈活性著的硬件電路，把數(shù)字化處理(ADC和DAC)盡可能靠近天線，通過軟件的更新改變硬件的配置、結(jié)構(gòu)和功能。目前，直接對(duì)射頻(RF)進(jìn)行采樣的技術(shù)尚未實(shí)現(xiàn)普及的產(chǎn)品化，而用數(shù)字變頻器在中頻進(jìn)行數(shù)字化是普遍采用的方法，其主要思想是，數(shù)字混頻器用離散化的單頻本振信號(hào)與輸入采樣信號(hào)在乘法器中相乘，再經(jīng)插值或抽取濾波，其結(jié)果是，輸入信號(hào)頻譜搬移到所需頻帶，數(shù)據(jù)速率也相應(yīng)改變，以供后續(xù)模塊做進(jìn)一步處理。數(shù)字變頻器在發(fā)射設(shè)備和接收設(shè)備中分別稱為數(shù)字上變頻器(DUC，Digital Upper Converter)和數(shù)字下變頻器(DDC，Digital Down Converter)，它們是軟件無(wú)線電通信設(shè)備的關(guān)鍵部什。大規(guī)?？删幊踢壿嬈骷膽?yīng)用為現(xiàn)代通信系統(tǒng)的設(shè)計(jì)帶來極大的靈活性?；贔PGA的數(shù)字變頻器設(shè)計(jì)是深受廣大設(shè)計(jì)人員歡迎的設(shè)計(jì)手段。本文的重點(diǎn)研究是數(shù)字下變頻器(DDC)，然而將它與數(shù)字上變頻器(DUC)完全割裂后進(jìn)行研究顯然是不妥的，因此，本文對(duì)數(shù)字上變頻器也作適當(dāng)介紹。 第一章簡(jiǎn)要闡述了軟件無(wú)線電及數(shù)字下變頻的基本概念，介紹了研究背景及所完成的主要研究工作。 第二章介紹了數(shù)控振蕩器(NCO)，介紹了兩種實(shí)現(xiàn)方法，即基于查找表和基于CORDIC算法的實(shí)現(xiàn)。對(duì)CORDIc算法作了重點(diǎn)介紹，給出了傳統(tǒng)算法和改進(jìn)算法，并對(duì)基于傳統(tǒng)CORDIC算法的NCO的FPGA實(shí)現(xiàn)進(jìn)行了EDA仿真。 第三章介紹了變速率采樣技術(shù)，重點(diǎn)介紹了軟件無(wú)線電中廣泛采用的級(jí)聯(lián)積分梳狀濾波器 (cascaded integratot comb， CIC)和ISOP(Interpolated Second Order Polynomial)補(bǔ)償法，對(duì)前者進(jìn)行了基于Matlab的理論仿真和FPGA實(shí)現(xiàn)的EDA仿真，后者只進(jìn)行了基于Matlab的理論仿真。 第四章介紹了分布式算法和軟件無(wú)線電中廣泛采用的半帶(half-band，HB)濾波器，對(duì)基于分布式算法的半帶濾波器的FPGA實(shí)現(xiàn)進(jìn)行了EDA仿真，最后簡(jiǎn)要介紹了FIR的多相結(jié)構(gòu)。 第五章對(duì)數(shù)字下變頻器系統(tǒng)進(jìn)行了噪聲綜合分析，給出了一個(gè)噪聲模型。 第六章介紹了數(shù)字下變頻器在短波電臺(tái)中頻數(shù)字化應(yīng)用中的一個(gè)實(shí)例，給出了測(cè)試結(jié)果，重點(diǎn)介紹了下變頻器的：FPGA實(shí)現(xiàn)，其對(duì)應(yīng)的VHDL程序收錄在本文最后的附錄中，希望對(duì)從事該領(lǐng)域設(shè)計(jì)的技術(shù)人員具有一定參考價(jià)值。
標(biāo)簽： FPGA 軟件無(wú)線電 數(shù)字下變頻
上傳時(shí)間： 2013-06-30
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H.264/AVC是由ITU和ISO兩大組織聯(lián)合組成的JVT共同制定的一項(xiàng)新的視頻壓縮技術(shù)標(biāo)準(zhǔn)，在較低帶寬上提供高質(zhì)量的圖像傳輸是H.264/AVC的應(yīng)用亮點(diǎn)。在同樣的視覺質(zhì)量前提下，H.264/AVC比H.263和MPEG-4節(jié)約了50％的碼率。但H.264獲得優(yōu)越性能的代價(jià)是計(jì)算復(fù)雜度的增加，據(jù)估計(jì)其編碼的計(jì)算復(fù)雜度大約為H.263的3倍，因此很難應(yīng)用于實(shí)時(shí)視頻處理領(lǐng)域。針對(duì)這一現(xiàn)狀，業(yè)內(nèi)做了大量的研究工作，力圖降低其計(jì)算復(fù)雜度和提高運(yùn)行效率。比如在運(yùn)動(dòng)估計(jì)方面，國(guó)內(nèi)外在這方面的研究已經(jīng)很成熟。而針對(duì)幀內(nèi)/幀間預(yù)測(cè)編碼的研究卻較少。因此研究預(yù)測(cè)模式的快速算法具有理論意義和應(yīng)用價(jià)值。 本文在詳細(xì)研究H.264標(biāo)準(zhǔn)視頻壓縮編碼特點(diǎn)基礎(chǔ)上，分析了H.264幀內(nèi)編碼, 幀間編碼及變換，量化技術(shù)的原理及特點(diǎn)，提出了一種基于局部邊緣方向信息的快速幀內(nèi)模式判決算法，通過結(jié)合SAD的模式選擇方法來減少模式選擇數(shù)目。它采用了Sobel梯度算子計(jì)算當(dāng)前塊的邊緣信息，累加當(dāng)前塊中屬于同一方向像素點(diǎn)的邊緣矢量構(gòu)造不同模式下的邊緣方向直方圖，以便確定最可能的預(yù)測(cè)模式。該算法有效降低了編碼器的運(yùn)算復(fù)雜度，在并未顯著降低編碼性能的情況下提升了編碼器效率。仿真表明：Foreman 圖像序列編碼性能有了提高，其中PSNR平均降低了0.06dB，Bitrate平均降低了19.4％，這大大提高了視頻傳輸?shù)馁|(zhì)量。 另外在幀間預(yù)測(cè)模式選擇算法方面進(jìn)行了改進(jìn)研究：按順序?qū)Σ煌愋瓦M(jìn)行判決，有選擇地去比較可能模式，使得在有效減少需判決的模式數(shù)量的同時(shí)，結(jié)合小塊模式搜索中途停止準(zhǔn)則來確定最優(yōu)模式。仿真表明：改進(jìn)算法相對(duì)與原來算法能夠節(jié)省很多的編碼時(shí)間（平均下降了49.3％），但帶來的圖像質(zhì)星的下降（平均下降0.08dB,可以忽略）和碼率較少的增加。 同時(shí)在整數(shù)DCT變換模塊中，提出了一種快速蝶形算法，使得對(duì)4×4點(diǎn)數(shù)據(jù)做一次變換，只需通過8×8次加法和2×8次移位運(yùn)算便可完成，與原來12×8次加法和4×8次移位相比，新算法大大降低了運(yùn)算復(fù)雜度。 最后介紹FPGA的特點(diǎn)及設(shè)計(jì)流程，并實(shí)現(xiàn)了H.264編解碼器中變換編碼及量化和熵解碼模塊的硬件。這種基于FPGA所實(shí)現(xiàn)的H.264編碼視頻處理模塊設(shè)計(jì)具備了成本低，周期短，設(shè)計(jì)方法靈活等優(yōu)點(diǎn)，具有廣闊的市場(chǎng)應(yīng)用前景。 仿真表明，通過使用本文提出的幀內(nèi)/幀間速算法方法可使得H.264編碼速度獲得顯著的提高，使H.264 Baseline編碼器能在PC平臺(tái)上實(shí)現(xiàn)實(shí)時(shí)編碼。
上傳時(shí)間： 2013-07-18
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硬件高手的設(shè)計(jì)經(jīng)驗(yàn)分享 一：成本節(jié)約 現(xiàn)象一：這些拉高/拉低的電阻用多大的阻值關(guān)系不大，就選個(gè)整數(shù)5K吧 點(diǎn)評(píng)：市場(chǎng)上不存在5K的阻值，最接近的是4.99K（精度1%），其次是5.1K（精度5%），其成本分別比精度為20%的4.7K高4倍和2倍。20%精度的電阻阻值只有1、1.5、2.2、3.3、4.7、6.8幾個(gè)類別（含10的整數(shù)倍）；類似地，20%精度的電容也只有以上幾種值，如果選了其它的值就必須使用更高的精度，成本就翻了幾倍，卻不能帶來任何好處。
上傳時(shí)間： 2013-05-22
上傳用戶：璇珠官人
隨著現(xiàn)代計(jì)算機(jī)技術(shù)、微電子技術(shù)的進(jìn)一步結(jié)合和發(fā)展，可編程邏輯技術(shù)已成為當(dāng)前電子設(shè)計(jì)領(lǐng)域中最具活力和發(fā)展前途的技術(shù)。通過采用FPGA/EDA技術(shù)，對(duì)通信卡的PCI接口、E1接口、外部邏輯電路進(jìn)行集成，并利用目前通用計(jì)算機(jī)強(qiáng)大的數(shù)字信息處理能力，可大大簡(jiǎn)化CTI硬件的設(shè)計(jì)，降低制造成本，提高系統(tǒng)可靠性。 據(jù)此，本論文提出了基于FPGA/EDA技術(shù)的PCI-E1接口設(shè)計(jì)方法，文中對(duì)PCI總線接口、E1接口及兩接口的互連等相關(guān)技術(shù)進(jìn)行了深入分析，對(duì)各功能模塊和系統(tǒng)進(jìn)行了VHDL建模與仿真。 同時(shí)，論文還介紹了基于ALTERACyclone系列FPGA芯片的PCI-E1接口硬件平臺(tái)的設(shè)計(jì)原理和基于DriverWorks的WDM驅(qū)動(dòng)程序的設(shè)計(jì)方法。 本論文涉及的軟件、硬件系統(tǒng)已經(jīng)開發(fā)、調(diào)試完成。測(cè)試結(jié)果表明：1、論文所研究的PCI接口(主/從設(shè)備)在進(jìn)行配置讀/寫、I/O讀寫、存儲(chǔ)器讀寫及總線的猝發(fā)數(shù)據(jù)傳送等操作中，各項(xiàng)性能符合PCI2.3規(guī)范的要求。 2、論文所研究的E1接口支持成幀和不成幀兩種傳輸方式：在成幀模式下，信息的有效傳送速率為31×64Kbit/s；在不成幀的模式下，信息的有效傳送速率為2.048Mbit/s。E1輸出口各項(xiàng)參數(shù)符合CCITT相關(guān)規(guī)范要求。 3、論文所研究的PCI-E1接口在與現(xiàn)網(wǎng)設(shè)備、模塊的對(duì)接測(cè)試中，性能穩(wěn)定?；诒菊撐牡漠a(chǎn)品已經(jīng)正式發(fā)布。國(guó)內(nèi)部分廠家已對(duì)該產(chǎn)品進(jìn)行了多方面的綜合測(cè)試，并計(jì)劃將其應(yīng)用到實(shí)際的生產(chǎn)和研究中。 本論文對(duì)于CTI硬件的設(shè)計(jì)是一項(xiàng)嘗試和革新。測(cè)試和應(yīng)用證明該方法行之有效，符合設(shè)計(jì)目標(biāo)，具有較廣闊的應(yīng)用前景。
標(biāo)簽： PCIE1 FPGA 接口設(shè)計(jì)
上傳時(shí)間： 2013-06-02
上傳用戶：wpwpwlxwlx
本文對(duì)基于FPGA的液晶顯示控制系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)進(jìn)行了研究。設(shè)計(jì)中從LCD技術(shù)參數(shù)著手，通過對(duì)顯示驅(qū)動(dòng)系統(tǒng)結(jié)構(gòu)與工作原理的研究，設(shè)計(jì)出顯示控制系統(tǒng)的框圖及各功能模塊的VHDL程序，通過單片機(jī)系統(tǒng)配置FPGA芯片，控制LCD顯示相應(yīng)的漢字和圖形。LCD顯示控制系統(tǒng)由顯示控制電路、顯示驅(qū)動(dòng)電路和相關(guān)外圍輔助電路組成。顯示控制電路從電路中各個(gè)功能模塊所需要的控制時(shí)序信號(hào)出發(fā)，通過對(duì)其工作過程的研究，設(shè)計(jì)出控制器、RAM控制器等各功能模塊。顯示驅(qū)動(dòng)電路從LCD工作所需要的掃描時(shí)序信號(hào)出發(fā)，設(shè)計(jì)出時(shí)序發(fā)生電路等各功能模塊。所有的VHDL程序通過了MAX+PLUS—II軟件實(shí)現(xiàn)編譯及仿真后，在實(shí)際的硬件中調(diào)試通過。
標(biāo)簽： FPGA 液晶顯示 控制系統(tǒng)
上傳時(shí)間： 2013-04-24
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