相應加法器的測試向量（test bench)
標簽： bench test 加法器 測試
上傳時間： 2014-01-06
上傳用戶：siguazgb
vhdl和verling hdl 的加法器
標簽： verling vhdl hdl 加法器
上傳時間： 2015-06-10
上傳用戶：qiaoyue
用vhdl語言設計CPU中的一部分：加法器的設計，包括多種加法器的設計方法！內容為英文
標簽： vhdl CPU 語言 分
上傳時間： 2015-06-11
上傳用戶：xiaohuanhuan
超前進位加法器的例子,包括源碼和測試文件,壓縮包,無密碼.
標簽： 進位 加法器 源碼 測試
上傳時間： 2015-06-12
上傳用戶：希醬大魔王
浮點加法器的VHDL算法設計 浮點加法器的VHDL算法設計
標簽： VHDL 浮點 加法器 算法設計
上傳時間： 2014-01-13
上傳用戶：z754970244
介紹了vhdl語言的知識,包括元件,加法器,計數器等的編程
標簽： vhdl 語言 元件 加法器
上傳時間： 2014-01-12
上傳用戶：qazxsw
實現四位加法器的VHDL代碼，里面含有全加器的代碼
標簽： VHDL 加法器 代碼
上傳時間： 2013-12-22
上傳用戶：stvnash
這是我最近買的一套CPLD開發板VHDL源程序并附上開發板的原理圖,希望對你是一個很好的幫助!其中內容為:8位優先編碼器,乘法器,多路選擇器,二進制轉BCD碼,加法器,減法器,簡單狀態機,四位比較器,7段數碼管,i2c總線,lcd液晶顯示,撥碼開關,串口,蜂鳴器,矩陣鍵盤,跑馬燈,交通燈,數字時鐘.
標簽： CPLD VHDL BCD 開發板
上傳時間： 2015-07-23
上傳用戶：李夢晗
32BIT加法器，輸入2個數字就可以跑出2個數字的合
標簽： BIT 32 加法器
上傳時間： 2015-08-09
上傳用戶：妄想演繹師
本文件提供了用verilog HDL語言實現的8位超前進位加法器,充分說明了超前進位加法器和普通加法器之間的區別.
標簽： verilog 加法器 HDL 進位
上傳時間： 2013-12-17
上傳用戶：ynwbosss
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