為了實現對非相干雷達的接收相參處理，基于數字穩定校正(DSU)的原理，采用ALTERA公司的StratixⅡ系列芯片和VHDL編程語言，設計了一種基于FPGA的DSU硬件實現方法。實驗結果表明基于FPGA的DSU方法可以提高程序的執行效率和系統的實時性，可實現非相參雷達的相參化功能。
標簽： FPGA 數字穩定校正
上傳時間： 2013-10-14
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基于FPGA的FFT算法實現
標簽： FPGA FFT 算法
上傳時間： 2014-12-28
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基于FPGA的循環冗余校驗算法實現
標簽： FPGA 循環冗余 校驗算法
上傳時間： 2013-10-09
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基于FPGA的FIR數字濾波器算法實現
標簽： FPGA FIR 數字濾波器 算法
上傳時間： 2013-11-12
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在軟件無線電數字接收機中，從AD前端采集過來的數字信號頻率高達72 MHz，如此高的頻率使得后端DSP不能直接完成相關的數字信號處理任務。因此合理的設計基于FPGA的DDC，以降低數字信號頻率，方便后端DSP實時完成相關的數字信號處理任務就顯得尤為重要。在很多數字信號處理系統中，數字信號頻率是非常高的，而后端數字信號處理器件幾乎不能滿足系統的實時性要求，此時通過合理的設計DDC就可以解決上述問題。
標簽： FPGA DDC 仿真
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基于FPGA的傳統DDS方法優化設計
標簽： FPGA DDS 優化設計
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基于DDS的多波形信號發生器設計
標簽： DDS 多波形 信號發生器
上傳時間： 2013-11-08
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以Altera公司的Quartus Ⅱ 7.2作為開發工具，研究了基于FPGA的DDS IP核設計，并給出基于Signal Tap II嵌入式邏輯分析儀的仿真測試結果。將設計的DDS IP核封裝成為SOPC Builder自定義的組件，結合32位嵌入式CPU軟核Nios II，構成可編程片上系統（SOPC），利用極少的硬件資源實現了可重構信號源。該系統基本功能都在FPGA芯片內完成，利用 SOPC技術，在一片 FPGA 芯片上實現了整個信號源的硬件開發平臺，達到既簡化電路設計、又提高系統穩定性和可靠性的目的。
標簽： FPGA DDS IP核 設計方案
上傳時間： 2013-11-06
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用VerilogHDL實現基于FPGA的通用分頻器的設計
標簽： VerilogHDL FPGA 分頻器
上傳時間： 2013-10-28
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基于FPGA的小數分頻實現方法
標簽： FPGA 小數分頻 實現方法
上傳時間： 2013-10-11
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