在軟件無線電數字接收機中,從AD前端采集過來的數字信號頻率高達72 MHz,如此高的頻率使得后端DSP不能直接完成相關的數字信號處理任務。因此合理的設計基于FPGA的DDC,以降低數字信號頻率,方便后端DSP實時完成相關的數字信號處理任務就顯得尤為重要。在很多數字信號處理系統中,數字信號頻率是非常高的,而后端數字信號處理器件幾乎不能滿足系統的實時性要求,此時通過合理的設計DDC就可以解決上述問題。
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