利用FPGA實(shí)現(xiàn)的DDS，可輸出正弦波，輸出頻率可調(diào)
資源簡(jiǎn)介：利用FPGA實(shí)現(xiàn)的DDS，可輸出正弦波，輸出頻率可調(diào)
上傳時(shí)間： 2013-08-11
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資源簡(jiǎn)介：利用FPGA實(shí)現(xiàn)的DDS，可輸出正弦波，輸出頻率可調(diào)
上傳時(shí)間： 2014-10-11
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資源簡(jiǎn)介：利用FPGA實(shí)現(xiàn)的DDS，可輸出正弦波，輸出頻率可調(diào)
上傳時(shí)間： 2017-04-05
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資源簡(jiǎn)介：利用FPGA實(shí)現(xiàn)的可編程綜合采樣器\r\nAProgrammableIntegratedSamplerUsingFPGA
上傳時(shí)間： 2013-09-06
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資源簡(jiǎn)介：用51和 FPGA實(shí)現(xiàn)的 DDS的程序
上傳時(shí)間： 2013-12-17
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資源簡(jiǎn)介：利用FPGA實(shí)現(xiàn)的脈寬測(cè)試技術(shù),基于VHDL,測(cè)試誤差為時(shí)鐘周期
上傳時(shí)間： 2014-08-04
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資源簡(jiǎn)介：利用FPGA實(shí)現(xiàn)的任意脈沖波形產(chǎn)生器 很有用的vhd代碼
上傳時(shí)間： 2016-12-21
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資源簡(jiǎn)介：FPGA實(shí)現(xiàn)的直接數(shù)字頻率合成器，本文基于DDS的基本原理,利用Altera公司的FPGA芯片F(xiàn)LEX10系列器件完成了一個(gè)DDS系統(tǒng)的設(shè)計(jì)。
上傳時(shí)間： 2013-08-06
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資源簡(jiǎn)介：利用FPGA實(shí)現(xiàn)DDS經(jīng)過(guò)編譯沒(méi)有錯(cuò)誤。編譯環(huán)境為QuartusII7.2，該環(huán)境集成了IP核，可以提高開(kāi)發(fā)效率。
上傳時(shí)間： 2013-08-10
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資源簡(jiǎn)介：利用FPGA實(shí)現(xiàn)JPEG算法的研究與實(shí)現(xiàn)，研究生的論文，很有參考價(jià)值
上傳時(shí)間： 2013-08-14
上傳用戶：yan2267246
資源簡(jiǎn)介：首先介紹了采用直接數(shù)字頻率合成（DDS）技術(shù)的正弦信號(hào)發(fā)生器的基本原理和采用FPGA實(shí)現(xiàn)DDS信號(hào)發(fā)生器的基本方法，然后結(jié)合DDS的原理分析了采用DDS方法實(shí)現(xiàn)的正弦信號(hào)發(fā)生器的優(yōu)缺點(diǎn)，其中重點(diǎn)分析了幅度量化雜散產(chǎn)生的誤差及其原因，最后針對(duì)DDS原理上存在的...
上傳時(shí)間： 2013-10-09
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資源簡(jiǎn)介：直接數(shù)字頻率合成(DDS)是七十年代初提出的一種新的頻率合成技術(shù)，其數(shù)字結(jié)構(gòu)滿足了現(xiàn)代電子系統(tǒng)的許多要求，因而得到了迅速的發(fā)展。現(xiàn)場(chǎng)可編程門陣列器件(FPGA)的出現(xiàn)，改變了現(xiàn)代電子數(shù)字系統(tǒng)的設(shè)計(jì)方法，提供了一種全新的設(shè)計(jì)模式。本論文結(jié)合這兩項(xiàng)技術(shù)，...
上傳時(shí)間： 2013-06-09
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資源簡(jiǎn)介：直接數(shù)字頻率合成(DDS)是七十年代初提出的一種新的頻率合成技術(shù)，其數(shù)字結(jié)構(gòu)滿足了現(xiàn)代電子系統(tǒng)的許多要求，因而得到了迅速的發(fā)展。現(xiàn)場(chǎng)可編程門陣列器件(FPGA)的出現(xiàn)，改變了現(xiàn)代電子數(shù)字系統(tǒng)的設(shè)計(jì)方法，提供了一種全新的設(shè)計(jì)模式。本論文結(jié)合這兩項(xiàng)技術(shù)，...
上傳時(shí)間： 2013-04-24
上傳用戶：gxf2016
資源簡(jiǎn)介：在利用FPGA實(shí)現(xiàn)數(shù)字信號(hào)處理方面，分布式算法發(fā)揮著關(guān)鍵作用，與傳統(tǒng)的乘積-積結(jié)構(gòu)相比，具有并行處理的高效性特點(diǎn)。詳細(xì)研究了基于FPGA、采用分布式算法實(shí)現(xiàn)FIR數(shù)字濾波器的原理和方法，并通過(guò)Xilinx ISE在Modelsim下進(jìn)行了仿真。
上傳時(shí)間： 2013-08-30
上傳用戶：宋桃子
資源簡(jiǎn)介：首先介紹了采用直接數(shù)字頻率合成（DDS）技術(shù)的正弦信號(hào)發(fā)生器的基本原理和采用FPGA實(shí)現(xiàn)DDS信號(hào)發(fā)生器的基本方法，然后結(jié)合DDS的原理分析了采用DDS方法實(shí)現(xiàn)的正弦信號(hào)發(fā)生器的優(yōu)缺點(diǎn)，其中重點(diǎn)分析了幅度量化雜散產(chǎn)生的誤差及其原因，最后針對(duì)DDS原理上存在的...
上傳時(shí)間： 2013-11-21
上傳用戶：himbly
資源簡(jiǎn)介：利用FPGA實(shí)現(xiàn)浮點(diǎn)運(yùn)算的verilog代碼 希望能夠給需要做這方面研究的同仁有所幫助
上傳時(shí)間： 2013-12-22
上傳用戶：gyq
資源簡(jiǎn)介：XAPP858 - 利用 Virtex-5 FPGA 實(shí)現(xiàn)的高性能 DDR2 SDRAM 接口數(shù)據(jù)采集 本應(yīng)用指南描述了用于實(shí)現(xiàn) 667 Mbps（333 MHz）高性能 DDR2 SDRAM 接口的控制器和數(shù)據(jù)采集的技巧。 本數(shù)據(jù)采集技巧使用了輸入串行器/解串器（ISERDES）和輸出串行器/解串器（OSERDES）的...
上傳時(shí)間： 2014-01-19
上傳用戶：sk5201314
資源簡(jiǎn)介：利用430單片機(jī)內(nèi)部得DA實(shí)現(xiàn)的DDS正弦波形產(chǎn)生程序，可以用在對(duì)輸出波形穩(wěn)定性很高的場(chǎng)合
上傳時(shí)間： 2013-12-19
上傳用戶：Miyuki
資源簡(jiǎn)介：sender的verilog 利用FPGA實(shí)現(xiàn)
上傳時(shí)間： 2013-12-13
上傳用戶：一諾88
資源簡(jiǎn)介：利用FPGA實(shí)現(xiàn)頻率測(cè)試,基于VHDL實(shí)現(xiàn),具有良好的測(cè)試性能可直接使用
上傳時(shí)間： 2016-10-09
上傳用戶：z1191176801
資源簡(jiǎn)介：利用FPGA實(shí)現(xiàn)DDS經(jīng)過(guò)編譯沒(méi)有錯(cuò)誤。編譯環(huán)境為QuartusII7.2，該環(huán)境集成了IP核，可以提高開(kāi)發(fā)效率。
上傳時(shí)間： 2017-02-26
上傳用戶：GHF
資源簡(jiǎn)介：FPGA實(shí)現(xiàn)的直接數(shù)字頻率合成器，本文基于DDS的基本原理,利用Altera公司的FPGA芯片F(xiàn)LEX10系列器件完成了一個(gè)DDS系統(tǒng)的設(shè)計(jì)。
上傳時(shí)間： 2013-12-30
上傳用戶：thuyenvinh
資源簡(jiǎn)介：基于FPGA器件的DDS設(shè)計(jì)實(shí)現(xiàn)中的一個(gè)核心部分就是波形存儲(chǔ)表的設(shè)計(jì)。首先采用LPM_ROM和 VHDL選擇語(yǔ)句這兩種方法進(jìn)行波形存儲(chǔ)表的設(shè)計(jì)和比較分析 然后考慮到硬件資源的有限性及DDS的精度要 求,對(duì)這兩種方法的程序進(jìn)行了優(yōu)化 最后對(duì)這兩種方法設(shè)計(jì)的程序進(jìn)行仿...
上傳時(shí)間： 2017-09-16
上傳用戶：sardinescn
資源簡(jiǎn)介： 全數(shù)字調(diào)制解調(diào)技術(shù)具有多速率、多制式、智能性等特點(diǎn)，這極大的提高了通信系統(tǒng)的靈活性和通用性，符合未來(lái)通信技術(shù)發(fā)展的方向。 本文從如下幾個(gè)方面對(duì)全數(shù)字調(diào)制解調(diào)器進(jìn)行了深入系統(tǒng)研究：1，在介紹全數(shù)字調(diào)制解調(diào)器的發(fā)展現(xiàn)狀和研究QPSK通信調(diào)制解...
上傳時(shí)間： 2013-07-08
上傳用戶：xinshou123456
資源簡(jiǎn)介：FIR數(shù)字濾波器設(shè)計(jì)FPGA實(shí)現(xiàn)的研究。流水線技術(shù)在文中得到了應(yīng)用，提高了數(shù)據(jù)處理的速度
上傳時(shí)間： 2013-08-06
上傳用戶：wangyi39
資源簡(jiǎn)介：這是用FPGA實(shí)現(xiàn)的設(shè)計(jì)兩人擲骰子比較點(diǎn)大小的游戲，里面有詳細(xì)的程序源碼及分析，希望有些幫助
上傳時(shí)間： 2013-08-06
上傳用戶：lili123
資源簡(jiǎn)介：基于FPGA實(shí)現(xiàn)的一種新型數(shù)字鎖相環(huán)
上傳時(shí)間： 2013-08-07
上傳用戶：2467478207
資源簡(jiǎn)介：一種基于FPGA 實(shí)現(xiàn)的全并行結(jié)構(gòu)FFT 設(shè)計(jì)方法，采用全并行加流水結(jié)構(gòu), 可在一個(gè)時(shí)鐘節(jié)拍內(nèi)完成32 點(diǎn)FFT 運(yùn)算的功能, 設(shè)計(jì)最高運(yùn)算速度可達(dá)11ns
上傳時(shí)間： 2013-08-16
上傳用戶：467368609
資源簡(jiǎn)介：基于FPGA的調(diào)頻高斯濾波器介紹了用FPGA實(shí)現(xiàn)的調(diào)頻高斯濾波器。
上傳時(shí)間： 2013-08-17
上傳用戶：x4587
資源簡(jiǎn)介：針對(duì)嵌入式系統(tǒng)的底層網(wǎng)絡(luò)接口給出了一種由FPGA實(shí)現(xiàn)的以太網(wǎng)控制器的設(shè)計(jì)方法．該控制器能支持10Mbps和100Mbps的傳輸速率以及半雙工和全雙工模式，同時(shí)可提供MII接口，可并通過(guò)外接以太網(wǎng)物理層（PHY）芯片來(lái)實(shí)現(xiàn)網(wǎng)絡(luò)接入\r\n
上傳時(shí)間： 2013-08-18
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