vhdl的七段譯碼器
資源簡介:vhdl的七段譯碼器
上傳時間: 2013-12-22
上傳用戶:zhengzg
資源簡介:37個經典的vhdl程序。有比較器、七段譯碼器、狀態機等。
上傳時間: 2016-07-13
上傳用戶:541657925
資源簡介:DE2板上的hello程序,實現在8個七段譯碼器上循環顯示hello
上傳時間: 2016-03-10
上傳用戶:葉山豪
資源簡介:EDA 七段譯碼器 vhdl代碼
上傳時間: 2014-11-01
上傳用戶:yyq123456789
資源簡介:vhdl的3-8譯碼器
上傳時間: 2014-01-03
上傳用戶:llandlu
資源簡介:用veilog HDL編的七段譯碼顯示電路。自己做的第一個此類程序,編譯仿真通過,感覺不錯
上傳時間: 2014-01-25
上傳用戶:gououo
資源簡介:基于vhdl的hdb3編譯碼器的設計與實現
上傳時間: 2014-01-13
上傳用戶:2525775
資源簡介:采用vhdl編寫的七段數碼管顯示程序
上傳時間: 2013-12-23
上傳用戶:trepb001
資源簡介:用vhdl設計的3-8譯碼器,精簡~!
上傳時間: 2014-01-27
上傳用戶:chens000
資源簡介:利用查表程序可以完成BCD與七段碼的轉換,從而取代硬件七段譯碼電路,查表程序本身并無復雜之處, 需要注意的是七段碼的取值,因為七段數碼管有共陽極及共陰極之分. 共陽極是低電平有效時有效輸入。 共陰極是高電平時有效輸入(所以在C51單片機要使發光二極管...
上傳時間: 2016-01-05
上傳用戶:dsgkjgkjg
資源簡介:7段數碼顯示譯碼器設計7段數碼是純組合電路,通常的小規模專用IC,如74或4000系列的器件只能作十進制BCD碼譯碼,然而數字系統中的數據處理和運算都是二進制的,所以輸出表達都是十六進制的,為了滿足十六進制數的譯碼顯示,最方便的方法就是利用譯碼程序在FPG...
上傳時間: 2014-01-26
上傳用戶:1427796291
資源簡介:有vhdl寫的一個38譯碼器,并付仿真波形.
上傳時間: 2014-01-25
上傳用戶:zhengzg
資源簡介:DE2實驗開發板的將32位數據轉換為八個七段譯碼并顯示
上傳時間: 2013-12-26
上傳用戶:aig85
資源簡介:·詳細說明:功能非常完善的MP3編譯碼器,輸入文件WAV或AIFF,能夠方便的嵌入到你自己的系統當中.- Function extremely perfect MP3 arranges the decoder, input document WAV or AIFF, can facilitate inserting to you system文件列表: ? bladeenc-082-src
上傳時間: 2013-06-08
上傳用戶:anpa
資源簡介:改進的七段顯示電子鐘
上傳時間: 2013-12-02
上傳用戶:mhp0114
資源簡介:功能非常完善的MP3編譯碼器,輸入文件WAV或AIFF,能夠方便的嵌入到你自己的系統當中.
上傳時間: 2013-12-24
上傳用戶:日光微瀾
資源簡介:單片機的七段數碼管的數字生成代碼的轉換小工具,希望對大家有益
上傳時間: 2013-12-11
上傳用戶:qw12
資源簡介:Quartus環境下的7段譯碼管的掃描顯示電路
上傳時間: 2015-08-11
上傳用戶:小鵬
資源簡介:這是老師給的3—8譯碼器的源程序,自己剛才調試過了,真的成功了,哈哈……,有需要就看看吧
上傳時間: 2014-07-26
上傳用戶:星仔
資源簡介:linux操作系統的七段數碼管的驅動程序
上傳時間: 2014-01-24
上傳用戶:chenlong
資源簡介:基于vhdl的數控分頻器設計的源代碼及仿真
上傳時間: 2016-02-11
上傳用戶:410805624
資源簡介:用C語言編寫的“七段二位共陽極管數碼管實現從0到99的顯示”,比較好,共勉之!不需要解壓密碼
上傳時間: 2016-04-26
上傳用戶:lvzhr
資源簡介:max-plus2 編寫的3-8譯碼器
上傳時間: 2016-05-17
上傳用戶:小眼睛LSL
資源簡介:vhdl的四人搶答器,希望對大家有所幫助啊,
上傳時間: 2013-12-09
上傳用戶:極客
資源簡介:把4*4鍵盤的輸入碼型在四位的七段數碼管上顯示出來
上傳時間: 2013-12-15
上傳用戶:gtf1207
資源簡介:bch碼的編碼與譯碼器實現,面向對象實現
上傳時間: 2014-01-07
上傳用戶:dongqiangqiang
資源簡介:本文件是利用verilog實現的3-8譯碼器
上傳時間: 2013-12-16
上傳用戶:ecooo
資源簡介:利用CASE語句的3-8譯碼器,3個為數據輸入,3個為控制端,分別為S1,S2,S3,輸出數據為八位
上傳時間: 2017-01-23
上傳用戶:lwwhust
資源簡介:基于FPGA的RS編譯碼器實現 我是新手 剛學的寫的很簡單的代碼
上傳時間: 2014-12-03
上傳用戶:003030
資源簡介:基于vhdl的數字競賽搶答器的設計及其仿真
上傳時間: 2017-05-10
上傳用戶:1109003457