相 關 資 源

• 用VHDL設計的3-8譯碼器免費下載

  資源簡介：用VHDL設計的3-8譯碼器，精簡~！

  標簽： VHDL 譯碼器

  上傳時間： 2014-01-27

  上傳用戶：chens000

• VHDL的3-8譯碼器免費下載

  資源簡介：VHDL的3-8譯碼器

  標簽： VHDL 譯碼器

  上傳時間： 2014-01-03

  上傳用戶：llandlu

• 這是老師給的3—8譯碼器的源程序免費下載

  資源簡介：這是老師給的3—8譯碼器的源程序，自己剛才調試過了，真的成功了，哈哈……，有需要就看看吧

  標簽： 譯碼器 源程序

  上傳時間： 2014-07-26

  上傳用戶：星仔

• max-plus2 編寫的3-8譯碼器免費下載

  資源簡介：max-plus2 編寫的3-8譯碼器

  標簽： max-plus 編寫 譯碼器

  上傳時間： 2016-05-17

  上傳用戶：小眼睛LSL

• 本文件是利用verilog實現的3-8譯碼器免費下載

  資源簡介：本文件是利用verilog實現的3-8譯碼器

  標簽： verilog 譯碼器

  上傳時間： 2013-12-16

  上傳用戶：ecooo

• 利用CASE語句的3-8譯碼器,3個為數據輸入,3個為控制端,分別為S1,S2,S3,輸出數據為八位免費下載

  資源簡介：利用CASE語句的3-8譯碼器,3個為數據輸入,3個為控制端,分別為S1,S2,S3,輸出數據為八位

  標簽： CASE 譯碼器 數據 控制

  上傳時間： 2017-01-23

  上傳用戶：lwwhust

• 練習用VHDL設計邏輯免費下載

  資源簡介：練習用VHDL設計邏輯，用VHDL設計一個3-8譯碼器，對其進行時序仿真

  標簽： VHDL 邏輯

  上傳時間： 2014-01-15

  上傳用戶：1966640071

• 譯碼器的邏輯功能是將已賦予特定含義的一組二進制輸入代碼的原意"翻譯"出來,變成對應的輸出高低電平信號.該程序為3-8譯碼器.基于VHDL,其開發(fā)環(huán)境是MAXPLUS2.免費下載

  資源簡介：譯碼器的邏輯功能是將已賦予特定含義的一組二進制輸入代碼的原意"翻譯"出來,變成對應的輸出高低電平信號.該程序為3-8譯碼器.基于VHDL,其開發(fā)環(huán)境是MAXPLUS2.

  標簽： MAXPLUS VHDL 譯碼器 二進制

  上傳時間： 2013-12-23

  上傳用戶：lepoke

• 這是用VHDL語言編寫的3-8編碼器免費下載

  資源簡介：這是用VHDL語言編寫的3-8編碼器，可以看到程序簡單可行

  標簽： VHDL 語言 編寫 編碼器

  上傳時間： 2017-01-19

  上傳用戶：愛死愛死

• 采用CASE語句設計3-8譯碼器的示例程序免費下載

  資源簡介：采用CASE語句設計3-8譯碼器的示例程序

  標簽： CASE 譯碼器 程序

  上傳時間： 2013-12-23

  上傳用戶：Late_Li

• 1、本程序模仿3/8譯碼器的功能 2、由撥碼開關輸入免費下載

  資源簡介：1、本程序模仿3/8譯碼器的功能 2、由撥碼開關輸入，led輸出。

  標簽： 程序 模 撥碼開關 譯碼器

  上傳時間： 2015-09-09

  上傳用戶：caixiaoxu26

• 3-8譯碼器學校課程設計上載以大家共享免費下載

  資源簡介：3-8譯碼器學校課程設計上載以大家共享，如有不足請多指教

  標簽： 譯碼器 家

  上傳時間： 2013-11-28

  上傳用戶：csgcd001

• 按鍵掃描 51單片機加8279 8279通過74LS 138譯碼器擴展4×4鍵盤、6位顯示器。 由3-8譯碼器對SL0～SL2譯出鍵掃描線免費下載

  資源簡介：按鍵掃描 51單片機加8279 8279通過74LS 138譯碼器擴展4×4鍵盤、6位顯示器。 由3-8譯碼器對SL0～SL2譯出鍵掃描線，由另一3-8譯碼器譯出顯示器的位掃描線，并采用了編碼掃描方式。 為了防止出現重鍵現象，掃描輸出線高位SL3不參加鍵掃描譯碼。CPU對8279的監(jiān)...

  標簽： 8279 138 SL0 SL2

  上傳時間： 2014-01-25

  上傳用戶：skfreeman

• 用VHDL設計的7人的搶答器,優(yōu)點是代碼簡單,特別適合初學著作為練習和增強代碼編寫能力的練習,好處免費下載

  資源簡介：用VHDL設計的7人的搶答器,優(yōu)點是代碼簡單,特別適合初學著作為練習和增強代碼編寫能力的練習,好處

  標簽： VHDL 代碼 搶答器 編寫

  上傳時間： 2016-01-26

  上傳用戶：ggwz258

• 用VERILOG語言實現了常用3-8譯碼器.免費下載

  資源簡介：用VERILOG語言實現了常用3-8譯碼器.

  標簽： VERILOG 語言 譯碼器

  上傳時間： 2014-01-19

  上傳用戶：xg262122

• 3-8譯碼器的仿真實驗。本實驗選用的仿真開發(fā)軟件是MAX+plus II Version 9.3免費下載

  資源簡介：3-8譯碼器的仿真實驗。本實驗選用的仿真開發(fā)軟件是MAX+plus II Version 9.3，原理圖源文件保存在MyProject目錄中，為138decoder.gdf，另有我寫的實驗報告，呵呵，適合仿真入門

  標簽： Version plus MAX 9.3

  上傳時間： 2016-12-14

  上傳用戶：米卡

• 用VHDL寫的一個8位全加器的實驗程序,供新手參考免費下載

  資源簡介：用VHDL寫的一個8位全加器的實驗程序,供新手參考

  標簽： VHDL 8位 全加器 實驗

  上傳時間： 2017-03-03

  上傳用戶：lx9076

• decoder3_8實現了FPGA或CPLD 實現3-8譯碼器的功能免費下載

  資源簡介：decoder3_8實現了FPGA或CPLD 實現3-8譯碼器的功能

  標簽： decoder FPGA CPLD 譯碼器

  上傳時間： 2014-01-07

  上傳用戶：x4587

• 3-8譯碼器設計 4選1數據選擇器設計 4位比較器設計 七人表決器設計 計數器設計 交通燈信號控制器設計免費下載

  資源簡介：3-8譯碼器設計 4選1數據選擇器設計 4位比較器設計 七人表決器設計 計數器設計 交通燈信號控制器設計

  標簽： 譯碼器 數據選擇器 交通燈 信號

  上傳時間： 2017-08-13

  上傳用戶：Thuan

• 用VHDL編寫的一個出租車計費器免費下載

  資源簡介：用VHDL編寫的一個出租車計費器，起步6元計2公里，此后每半公里計0.8元，停車等待每2.5分計0.8元。通過仿真，但未下載到CPLD測試

  標簽： VHDL 編寫 出租車計費器

  上傳時間： 2013-12-24

  上傳用戶：caixiaoxu26

• 用VHDL編寫的一個出租車計費器免費下載

  資源簡介：用VHDL編寫的一個出租車計費器，起步6元計2公里，此后每半公里計0.8元，停車等待每2.5分計0.8元。通過仿真，但未下載到CPLD測試

  標簽： VHDL 編寫 出租車計費器

  上傳時間： 2016-06-18

  上傳用戶：asddsd

• 3-8譯碼器74HC138芯片手冊免費下載

  資源簡介：3-8譯碼器74HC138芯片手冊，有需要的可以參考！

  標簽： 譯碼器 74hc138

  上傳時間： 2022-03-31

  上傳用戶：qdxqdxqdxqdx

• 3-8譯碼器,BCD碼轉換10進制,計數器免費下載

  資源簡介：3-8譯碼器,BCD碼轉換10進制,計數器

  標簽： BCD 譯碼器 計數器 轉換

  上傳時間： 2014-08-12

  上傳用戶：Andy123456

• 這是用VHDL設計的10ns和250ns脈寬的信號免費下載

  資源簡介：這是用VHDL設計的10ns和250ns脈寬的信號

  標簽： VHDL ns 250 10

  上傳時間： 2015-09-08

  上傳用戶：jing911003

• 3-8譯碼器地簡單實現免費下載

  資源簡介：3-8譯碼器地簡單實現，采用QUARTUSii5.0環(huán)境編譯

  標簽： 譯碼器

  上傳時間： 2016-09-30

  上傳用戶：rishian

• 有VHDL寫的一個38譯碼器,并付仿真波形.免費下載

  資源簡介：有VHDL寫的一個38譯碼器,并付仿真波形.

  標簽： VHDL 譯碼器 仿真 波形

  上傳時間： 2014-01-25

  上傳用戶：zhengzg

• 用VHDL 設計的單時鐘同步十進制可逆計數器的設計免費下載

  資源簡介：用VHDL 設計的單時鐘同步十進制可逆計數器的設計

  標簽： VHDL 時鐘同步 十進制 計數器

  上傳時間： 2017-05-13

  上傳用戶：gundamwzc

• 3-8譯碼器和8-3BCD七段顯示譯碼器免費下載

  資源簡介：3-8譯碼器和8-3BCD七段顯示譯碼器

  標簽： BCD 譯碼器 顯示譯碼器

  上傳時間： 2013-12-24

  上傳用戶：xhz1993

• 這是用VHDL設計的十進制計數器免費下載

  資源簡介：這是用VHDL設計的十進制計數器，兩個VHDL程序分別說明了out和buffer的區(qū)別

  標簽： VHDL 十進制計數器

  上傳時間： 2014-01-22

  上傳用戶：tfyt

• 用VHDL設計的一個FIFO存儲器免費下載

  資源簡介：用VHDL設計的一個FIFO存儲器

  標簽： VHDL FIFO 存儲器

  上傳時間： 2017-09-09

  上傳用戶：stampede