// -*- Mode: Verilog -*- // Filename : wb_master.v // Description : Wishbone Master Behavorial // Author : Winefred Washington // Created On : 2002 12 24 // Last Modified By: . // Last Modified On: . // Update Count : 0 // Status : Unknown, Use with caution! // Description Specification // General Description: 8, 16, 32-bit WISHBONE Master // Supported cycles: MASTER, READ/WRITE // MASTER, BLOCK READ/WRITE // MASTER, RMW // Data port, size: 8, 16, 32-bit // Data port, granularity 8-bit // Data port, Max. operand size 32-bit // Data transfer ordering: little endian // Data transfer sequencing: undefined
資源簡介:// -*- Mode: Verilog -*- // Filename : wb_master.v // Description : Wishbone Master Behavorial // Author : Winefred Washington // Created On : 2002 12 24 // Last Modified By: . // Last Modified On: . // Update Count : 0 // Status : ...
上傳時間: 2014-07-11
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資源簡介:Filename: main.c * Description: A simple test program for the CRC implementations. * Notes: To test a different CRC standard, modify crc.h. * * * Copyright (c) 2000 by Michael Barr. This software is placed into * the public domain and may b...
上傳時間: 2015-02-02
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資源簡介:IIR code. IEEE STD 1364-1995 Verilog file: iir_par.v.
上傳時間: 2013-12-23
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資源簡介:本文利用Verilog HDL 語言自頂向下的設計方法設計多功能數字鐘,突出了其作為硬件描述語言的良好的可讀性、可移植性和易理解等優點,并通過Altera QuartusⅡ 4.1 和ModelSim SE 6.0 完成綜合、仿真。此程序通過下載到FPGA 芯片后,可應用于實際的數字鐘顯示中...
上傳時間: 2013-11-10
上傳用戶:hz07104032
資源簡介:是一個dsp程序,Filename: ex10.asm * * Description: 濾波器實驗 * * Copyright(C) SanZhi Electronic, Author Zpin
上傳時間: 2015-06-04
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資源簡介:·IEEE Std 1364-2001 Standard Verilog hardware Description language
上傳時間: 2013-06-20
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資源簡介:為Filename 所指定的文件名按mode 模式創建一個FILE結構數據區,并將該數據區的首地址賦值給FILE類型的指針變量fp.
上傳時間: 2013-12-09
上傳用戶:時代電子小智
資源簡介:Arbiter.v verilog實現 三路請求,使用循環策略的仲裁器 含有看門狗電路
上傳時間: 2013-12-10
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資源簡介:This Verilog HDL Description implements a UART.
上傳時間: 2013-12-17
上傳用戶:wff
資源簡介:-- WISHBONE revB2 compiant I2C master core -- -- author: Richard Herveille -- rev. 0.1 based on simple_i2c -- rev. 0.2 april 27th 2001, fixed incomplete sensitivity list on assign_dato process (thanks to Matt Oseman) -- rev. 0.3 may 4t...
上傳時間: 2014-01-18
上傳用戶:tzl1975
資源簡介:verilog ADPLL file with testbench.v
上傳時間: 2015-07-09
上傳用戶:cx111111
資源簡介:master spi的源代碼(verilog),包括文檔,測試程序
上傳時間: 2014-01-13
上傳用戶:拔絲土豆
資源簡介:Filename: hal.h Target: cc2430 Author: EFU/ KJA Revised: 16/12-2005 Revision: 1.0 Description: Hardware Abstraction Layer - Utility Library for CC2430, CC2431, CC1110 and CC2510.
上傳時間: 2013-11-26
上傳用戶:lanhuaying
資源簡介:AT89S8252, AT89S53 SPI Program, This program shows how to configure and use the SPI in master mode for the following microcontrollers: ATMEL AT89S53 ATMEL AT89S8252
上傳時間: 2015-09-26
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資源簡介:用verilog實現rs232通信async_transmitter.v
上傳時間: 2013-12-17
上傳用戶:咔樂塢
資源簡介:WISHBONE revB2 compiant I2C master core
上傳時間: 2015-10-05
上傳用戶:2467478207
資源簡介:一個好用的I2C接口master的verilog程序。
上傳時間: 2013-12-31
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資源簡介:Accessing Atmel AT45Dxxx dataflash on STK500 .Sets up the HW SPI in Master mode
上傳時間: 2016-03-26
上傳用戶:LIKE
資源簡介:This example provides a Description of how to set a communication with the bxCAN in loopback mode: - transmit and receive a standard data frame by polling at 100Kbit/S - transmit and receive an extended data frame with interrupt at 500Kb...
上傳時間: 2016-04-24
上傳用戶:frank1234
資源簡介:This Verilog HDL Description implements a UART Version 1.1 : Original Creation 2.1 : added comments
上傳時間: 2016-05-27
上傳用戶:1109003457
資源簡介:數字計算機的設計coric,利用 verilog實現,格式為.v格式.詳細見文件注釋
上傳時間: 2013-12-20
上傳用戶:dongqiangqiang
資源簡介:fifo.v verilog實現的先進先出存儲器
上傳時間: 2016-08-25
上傳用戶:GHF
資源簡介:本程序包含:EEPROM的功能模型(eeprom.v)、讀/寫EEPROM的verilog HDL 行為模塊(eeprom_wr.v)、信號產生模塊(signal.v)和頂層模塊(top.v) ,這樣可以有一個完整的EEPROM的控制模塊和測試文件,本文件通過測試。
上傳時間: 2017-01-22
上傳用戶:lanjisu111
資源簡介:用verilog HDL實現I2C Master Controller 的設計,包括主程序設計和測試程序設計
上傳時間: 2014-01-04
上傳用戶:tonyshao
資源簡介:wishbone i2c master vhdl code
上傳時間: 2017-02-17
上傳用戶:sunjet
資源簡介:What is Verilog? ➥ Verilog HDL is a Hardware Description Language (HDL) ➥ Verilog HDL allows describe designs at a high level of abstraction as well as the lower implementation levels ➥ Primary use of HDLs is the simul...
上傳時間: 2017-02-18
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資源簡介:SPI總線Master的verilog代碼
上傳時間: 2017-02-26
上傳用戶:fredguo
資源簡介:SPI master的verilog代碼
上傳時間: 2017-02-26
上傳用戶:chenjjer
資源簡介:i2c IP核 i2c.master i2c.mater.v
上傳時間: 2013-12-05
上傳用戶:moerwang
資源簡介:APB master verilog code
上傳時間: 2013-12-06
上傳用戶:zhengzg