相 關(guān) 資 源

• // -*- Mode: Verilog -*- // Filename : wb_master.v // Description : Wishbone Master Behavorial //免費(fèi)下載

  資源簡(jiǎn)介：// -*- Mode: Verilog -*- // Filename : wb_master.v // Description : Wishbone Master Behavorial // Author : Winefred Washington // Created On : 2002 12 24 // Last Modified By: . // Last Modified On: . // Update Count : 0 // Status : ...

  標(biāo)簽： Description Behavorial wb_master Filename

  上傳時(shí)間： 2014-07-11

  上傳用戶：zhanditian

• Filename: main.c * Description: A simple test program for the CRC implementations. * Notes: To test免費(fèi)下載

  資源簡(jiǎn)介：Filename: main.c * Description: A simple test program for the CRC implementations. * Notes: To test a different CRC standard, modify crc.h. * * * Copyright (c) 2000 by Michael Barr. This software is placed into * the public domain and may b...

  標(biāo)簽： test implementations Description Filename

  上傳時(shí)間： 2015-02-02

  上傳用戶：leehom61

• IIR code. IEEE STD 1364-1995 Verilog file: iir_par.v.免費(fèi)下載

  資源簡(jiǎn)介：IIR code. IEEE STD 1364-1995 Verilog file: iir_par.v.

  標(biāo)簽： Verilog iir_par IEEE 1364

  上傳時(shí)間： 2013-12-23

  上傳用戶：xiaoxiang

• 基于Verilog HDL設(shè)計(jì)的多功能數(shù)字鐘免費(fèi)下載

  資源簡(jiǎn)介：本文利用Verilog HDL 語(yǔ)言自頂向下的設(shè)計(jì)方法設(shè)計(jì)多功能數(shù)字鐘，突出了其作為硬件描述語(yǔ)言的良好的可讀性、可移植性和易理解等優(yōu)點(diǎn)，并通過Altera QuartusⅡ 4.1 和ModelSim SE 6.0 完成綜合、仿真。此程序通過下載到FPGA 芯片后，可應(yīng)用于實(shí)際的數(shù)字鐘顯示中...

  標(biāo)簽： Verilog HDL 多功能 數(shù)字

  上傳時(shí)間： 2013-11-10

  上傳用戶：hz07104032

• 是一個(gè)dsp程序免費(fèi)下載

  資源簡(jiǎn)介：是一個(gè)dsp程序，F(xiàn)ilename: ex10.asm * * Description: 濾波器實(shí)驗(yàn) * * Copyright(C) SanZhi Electronic, Author Zpin

  標(biāo)簽： dsp 程序

  上傳時(shí)間： 2015-06-04

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• IEEE Std 1364-2001 Standard Verilog hardware Description language免費(fèi)下載

  資源簡(jiǎn)介：·IEEE Std 1364-2001 Standard Verilog hardware Description language

  標(biāo)簽： nbsp Description Standard hardware

  上傳時(shí)間： 2013-06-20

  上傳用戶：蟲蟲蟲蟲蟲蟲

• 為Filename 所指定的文件名按mode 模式創(chuàng)建一個(gè)FILE結(jié)構(gòu)數(shù)據(jù)區(qū),并將該數(shù)據(jù)區(qū)的首地址賦值給FILE類型的指針變量fp.免費(fèi)下載

  資源簡(jiǎn)介：為Filename 所指定的文件名按mode 模式創(chuàng)建一個(gè)FILE結(jié)構(gòu)數(shù)據(jù)區(qū),并將該數(shù)據(jù)區(qū)的首地址賦值給FILE類型的指針變量fp.

  標(biāo)簽： FILE Filename mode 數(shù)據(jù)

  上傳時(shí)間： 2013-12-09

  上傳用戶：時(shí)代電子小智

• Arbiter.v verilog實(shí)現(xiàn) 三路請(qǐng)求免費(fèi)下載

  資源簡(jiǎn)介：Arbiter.v verilog實(shí)現(xiàn) 三路請(qǐng)求，使用循環(huán)策略的仲裁器 含有看門狗電路

  標(biāo)簽： Arbiter verilog

  上傳時(shí)間： 2013-12-10

  上傳用戶：qlpqlq

• This Verilog HDL Description implements a UART.免費(fèi)下載

  資源簡(jiǎn)介：This Verilog HDL Description implements a UART.

  標(biāo)簽： Description implements Verilog This

  上傳時(shí)間： 2013-12-17

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• -- WISHBONE revB2 compiant I2C master core -- -- author: Richard Herveille -- rev. 0.1 based on s免費(fèi)下載

  資源簡(jiǎn)介：-- WISHBONE revB2 compiant I2C master core -- -- author: Richard Herveille -- rev. 0.1 based on simple_i2c -- rev. 0.2 april 27th 2001, fixed incomplete sensitivity list on assign_dato process (thanks to Matt Oseman) -- rev. 0.3 may 4t...

  標(biāo)簽： Herveille WISHBONE compiant Richard

  上傳時(shí)間： 2014-01-18

  上傳用戶：tzl1975

• verilog ADPLL file with testbench.v免費(fèi)下載

  資源簡(jiǎn)介：verilog ADPLL file with testbench.v

  標(biāo)簽： testbench verilog ADPLL file

  上傳時(shí)間： 2015-07-09

  上傳用戶：cx111111

• master spi的源代碼（verilog）免費(fèi)下載

  資源簡(jiǎn)介：master spi的源代碼（verilog），包括文檔，測(cè)試程序

  標(biāo)簽： verilog master spi 源代碼

  上傳時(shí)間： 2014-01-13

  上傳用戶：拔絲土豆

• Filename: hal.h Target: cc2430 Author: EFU/ KJA Revised: 16/12-2005 Revision: 1.0 Description免費(fèi)下載

  資源簡(jiǎn)介：Filename: hal.h Target: cc2430 Author: EFU/ KJA Revised: 16/12-2005 Revision: 1.0 Description: Hardware Abstraction Layer - Utility Library for CC2430, CC2431, CC1110 and CC2510.

  標(biāo)簽： Description Filename Revision Revised

  上傳時(shí)間： 2013-11-26

  上傳用戶：lanhuaying

• AT89S8252, AT89S53 SPI Program, This program shows how to configure and use the SPI in master mode免費(fèi)下載

  資源簡(jiǎn)介：AT89S8252, AT89S53 SPI Program, This program shows how to configure and use the SPI in master mode for the following microcontrollers: ATMEL AT89S53 ATMEL AT89S8252

  標(biāo)簽： SPI configure Program program

  上傳時(shí)間： 2015-09-26

  上傳用戶：xlcky

• 用verilog實(shí)現(xiàn)rs232通信async_transmitter.v免費(fèi)下載

  資源簡(jiǎn)介：用verilog實(shí)現(xiàn)rs232通信async_transmitter.v

  標(biāo)簽： async_transmitter verilog 232 rs

  上傳時(shí)間： 2013-12-17

  上傳用戶：咔樂塢

• WISHBONE revB2 compiant I2C master core免費(fèi)下載

  資源簡(jiǎn)介：WISHBONE revB2 compiant I2C master core

  標(biāo)簽： WISHBONE compiant master revB2

  上傳時(shí)間： 2015-10-05

  上傳用戶：2467478207

• 一個(gè)好用的I2C接口master的verilog程序。免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)好用的I2C接口master的verilog程序。

  標(biāo)簽： verilog master I2C 接口

  上傳時(shí)間： 2013-12-31

  上傳用戶：66666

• Accessing Atmel AT45Dxxx dataflash on STK500 .Sets up the HW SPI in Master mode免費(fèi)下載

  資源簡(jiǎn)介：Accessing Atmel AT45Dxxx dataflash on STK500 .Sets up the HW SPI in Master mode

  標(biāo)簽： Accessing dataflash Master Atmel

  上傳時(shí)間： 2016-03-26

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• This example provides a Description of how to set a communication with the bxCAN in loopback mode: 免費(fèi)下載

  資源簡(jiǎn)介：This example provides a Description of how to set a communication with the bxCAN in loopback mode: - transmit and receive a standard data frame by polling at 100Kbit/S - transmit and receive an extended data frame with interrupt at 500Kb...

  標(biāo)簽： communication Description provides loopback

  上傳時(shí)間： 2016-04-24

  上傳用戶：frank1234

• This Verilog HDL Description implements a UART Version 1.1 : Original Creation 2.1 : added commen免費(fèi)下載

  資源簡(jiǎn)介：This Verilog HDL Description implements a UART Version 1.1 : Original Creation 2.1 : added comments

  標(biāo)簽： Description implements Creation Original

  上傳時(shí)間： 2016-05-27

  上傳用戶：1109003457

• 數(shù)字計(jì)算機(jī)的設(shè)計(jì)coric,利用 verilog實(shí)現(xiàn),格式為.v格式.詳細(xì)見文件注釋免費(fèi)下載

  資源簡(jiǎn)介：數(shù)字計(jì)算機(jī)的設(shè)計(jì)coric,利用 verilog實(shí)現(xiàn),格式為.v格式.詳細(xì)見文件注釋

  標(biāo)簽： verilog coric 數(shù)字 計(jì)算機(jī)

  上傳時(shí)間： 2013-12-20

  上傳用戶：dongqiangqiang

• fifo.v verilog實(shí)現(xiàn)的先進(jìn)先出存儲(chǔ)器免費(fèi)下載

  資源簡(jiǎn)介：fifo.v verilog實(shí)現(xiàn)的先進(jìn)先出存儲(chǔ)器

  標(biāo)簽： verilog fifo 存儲(chǔ)器

  上傳時(shí)間： 2016-08-25

  上傳用戶：GHF

• 本程序包含：EEPROM的功能模型(eeprom.v)、讀/寫EEPROM的verilog HDL 行為模塊（eeprom_wr.v）、信號(hào)產(chǎn)生模塊（signal.v）和頂層模塊(top.v)免費(fèi)下載

  資源簡(jiǎn)介：本程序包含：EEPROM的功能模型(eeprom.v)、讀/寫EEPROM的verilog HDL 行為模塊（eeprom_wr.v）、信號(hào)產(chǎn)生模塊（signal.v）和頂層模塊(top.v) ，這樣可以有一個(gè)完整的EEPROM的控制模塊和測(cè)試文件，本文件通過測(cè)試。

  標(biāo)簽： EEPROM eeprom_wr verilog eeprom

  上傳時(shí)間： 2017-01-22

  上傳用戶：lanjisu111

• 用verilog HDL實(shí)現(xiàn)I2C Master Controller 的設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：用verilog HDL實(shí)現(xiàn)I2C Master Controller 的設(shè)計(jì)，包括主程序設(shè)計(jì)和測(cè)試程序設(shè)計(jì)

  標(biāo)簽： Controller verilog Master HDL

  上傳時(shí)間： 2014-01-04

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• wishbone i2c master vhdl code免費(fèi)下載

  資源簡(jiǎn)介：wishbone i2c master vhdl code

  標(biāo)簽： wishbone master code vhdl

  上傳時(shí)間： 2017-02-17

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• What is Verilog? ➥ Verilog HDL is a Hardware Description Language (HDL) ➥ Verilog HDL免費(fèi)下載

  資源簡(jiǎn)介：What is Verilog? &#10149 Verilog HDL is a Hardware Description Language (HDL) &#10149 Verilog HDL allows describe designs at a high level of abstraction as well as the lower implementation levels &#10149 Primary use of HDLs is the simul...

  標(biāo)簽： Verilog HDL 10149 Description

  上傳時(shí)間： 2017-02-18

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• SPI總線Master的verilog代碼免費(fèi)下載

  資源簡(jiǎn)介：SPI總線Master的verilog代碼

  標(biāo)簽： verilog Master SPI 總線

  上傳時(shí)間： 2017-02-26

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• SPI master的verilog代碼免費(fèi)下載

  資源簡(jiǎn)介：SPI master的verilog代碼

  標(biāo)簽： verilog master SPI 代碼

  上傳時(shí)間： 2017-02-26

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• i2c IP核 i2c.master i2c.mater.v免費(fèi)下載

  資源簡(jiǎn)介：i2c IP核 i2c.master i2c.mater.v

  標(biāo)簽： master mater i2c IP核

  上傳時(shí)間： 2013-12-05

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• APB master verilog code免費(fèi)下載

  資源簡(jiǎn)介：APB master verilog code

  標(biāo)簽： verilog master code APB

  上傳時(shí)間： 2013-12-06

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